国产EDA产业趋势展望
摘要
华为“淘金率”V2技术通过垂直堆叠实现功能模块深度融合，使14nm工艺性能等效接近7nm，旨在绕开EUV光刻机封锁并盘活国内成熟制程产能。AI芯片与存算一体芯片为3D堆叠技术核心应用场，预计2-3年内迎来大规模落地；华为Mate系列堆叠芯片晶圆端良率约70%,等效7nm工艺已实现量产。
国产EDA整体渗透率约18%-20%,模拟电路领域达40%,但数字后端布局布线几乎被海外垄断；5nm及以下先进数字制程国产化能力基本为零。
先进封装(长电、通富、华天)与测试设备(长川科技)为产业链首要受益环节；EDA软件(华大九天)需求受生态壁垒与验证周期影响，爆发期预计在5-10年后。
3D封装仿真与AI原生EDA被视为国产“弯道超车”机会点，因国内外代际差距较小，国内厂商如合见工软、新核半导体已在特定领域展开差异化竞争。
Chiplet技术面临材料(热膨胀/翘曲)、高端键合设备交付及EDA生态三大瓶颈；短期内无法完全替代EUV驱动的高密度大算力GPGPU芯片。
Q&A核心观点
“淘金率”技术
- V1 vs V2: V1类似Chiplet，物理堆叠Die；V2深度融合功能模块，垂直设计折叠，性能提升更显著。
- 应用领域: AI芯片、存算一体芯片为主，移动SoC等应用为补充。
- 商用周期: 短期(2-3年)AI芯片/存算一体芯片大规模落地；中期(5年)玻璃中介层方案；长期(5-10年)依赖3D封装与EDA配套。
- 产业链受益: 先进封装(长电、通富、华天)和测试设备(长川科技)直接受益；EDA软件(华大九天)滞后发展。
- 核心瓶颈: 封测环节(高端键合设备、良率)；材料(热膨胀/翘曲)。
产业链差距
- 设备: 堆叠设备与封测设备被国外垄断(ASML、K&S等)。
- EDA软件: 国外巨头(新思、西门子、楷登)支持3D设计，但短期内适配“淘金率”V2可能性低，主要障碍是设计路线和IP库差异。
EDA软件对比
- 海外EDA: 支持多芯粒、2.5D/3D堆叠设计，但更侧重大功能模块划分，与华为垂直设计思路不同。
- 国内EDA: 华大九天(模拟电路)、概伦电子(数模混合)、广立微(制造测试)、合见工软(AI驱动)等各有侧重，整体渗透率18%-20%。
- 国产EDA挑战: 生态壁垒、核心算法与人才不足。
替代难度与发展路径
- 最大难度: 生态壁垒、核心算法与人才。
- 发展路径: 短期(28nm/14nm更高国产化率)；中期(14nm/7nm部分覆盖)；长期(异构集成、AI技术融入EDA)。
Chiplet技术
- 目标: 通过先进封装实现14nm/7nm等效性能，盘活成熟制程产能。
- 可行性: 短期内无法完全替代EUV驱动GPGPU芯片，但在车载、消费、边缘算力领域有弯道超车机会。
- 核心制约: 材料、设备、封测技术仍需追赶。
AI原生EDA
- 海外进展: 楷登电子(AI虚拟工程师)、新思科技(全智能化方案)、西门子相关产品，但实际效果待提升。
- 国内布局: 合见工软(AI驱动EDA)，已在7nm制程应用，但效果同样待提升。
- 核心挑战: 从“插件式”向“全流程智能化”转变。
- 国内机会: 基于全链路AI底层逻辑设计，尤其在3DIC和Chiplet领域。
3D堆叠/Chiplet EDA
- 发展现状: 国内外差距相对最小，市场机会大。
- 主要瓶颈: 仿真能力不足、IP配套生态薄弱、3D签核认证差距。
多物理场仿真
- 现状: 3D/2.5D/裸Die堆叠均需多物理场仿真，新思科技收购Ansys布局全链路。
- 国内进展: 新核半导体(全系统仿真)优于华大九天等，华大九天侧重集成封装仿真。
- 挑战: 仿真案例和辅助方案积累不足。
- 未来趋势: 随3D堆叠主流化，多物理场耦合仿真将更广泛应用。
韬定律(Tao'sLaw)
- 性能等效: 14nm可通过该技术实现等效7nm性能，但无法媲美顶尖先进制程。
- 原因: 先进制程优势在于晶体管密度，堆叠技术难以完全弥补。
- 技术方案: 主流采用两片晶圆堆叠，拆分电路于两晶圆，封装时直接键合。
- 未来构想: 单晶圆内部物理折叠或分层，目前仍处概念阶段。
- 华为Mate系列: 等效7nm工艺水平，晶圆量产良率约70%。
AI芯片拓展
- 挑战: AI芯片面积大导致翘曲问题，目前需求更关注存算一体芯片。
- 未来预期: 若算力需求进一步提升(如1,000TOPS)，五年内可能需采用堆叠方案。
EDA软件断供影响
- 实际影响: 存量版本仍可使用，但无法更新迭代，导致：
- 无法支持最新制程；
- 无法获取新增IP库；
- 增加手动设计和验证工作。
- 影响程度: 设计和验证周期延长至少3-6个月。
国产EDA市占率
- 当前水平: 不到20%。
- 未来预期: 未来五年内有望提升至35%-40%。
