华为发布“韬（τ）定律”，提出以“时间缩微”取代“几何缩微”作为半导体演进新原则。该定律的核心是通过压缩信号完成一次完整操作所需的时间，结合逻辑折叠等技术压缩信号时延、提升晶体管密度，推动半导体演进方向从追逐更小制程节点转向以先进封装为核心的多层立体设计。
逻辑折叠实现系统级优化，麒麟&昇腾芯片列入应用规划
- 非独立优化，实现器件、电路、芯片至系统的多层级协同优化体系。
- 器件层面：优化晶体管和互连电阻及寄生电容，最大限度缩微器件级时间常数τ。
- 电路层面：通过逻辑折叠技术缩短关键路径走线长度，降低信号传播的电阻和电容负载，提升晶体管密度和电路性能。
- 芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，提高系统级并行度和效率，降低端到端执行时间。
- 系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，降低系统通信时延。
- 基于韬定律，381款量产芯片已完成可行性验证，预计到2031年，高端芯片晶体管密度将达到等效1.4纳米制程水平。
麒麟芯片率先取得验证，昇腾将于2030年应用逻辑折叠技术
- 麒麟芯片：已率先取得验证，依托时间缩放原理实现电路垂直分层堆叠，麒麟2026芯片性能显著提升。
- 晶体管密度从155MTr/mm²提升至238MTr/mm²，若借助几何缩放需要3年才能实现。
- SRAM工作频率提升超40%，时钟缓冲器数量减少50%以上，时钟偏移降低25%，导线长度缩短约30%，核心频率达到3.1GHz。
- 未来十年，逻辑折叠有望从局部的关键路径折叠演进为全规模的多层折叠，2026-2035年麒麟芯片的晶体管密度预计将突破400 MTr/mm²，核心频率达到4GHz及以上。
- 昇腾芯片：韬定律适配AI数据中心场景，通过存储语义统一总线、近封装高速光互连引擎Hi-ONE、封装立体拓扑重构3D折叠等技术，缩减全链路数据通信耗时与降低计算耗时。
- 逻辑折叠技术将于2030年导入昇腾990芯片，此后3D折叠将成为实现α的主要载体，预计到2035年硬件集成度将提高超过100倍。
半导体设备和EDA是逻辑折叠的关键突破环节
- 逻辑折叠的核心在于纵向堆叠并集成两片及以上晶圆，推动混合键合、TSV、CMP及3D堆叠等工艺需求提升。
- 三维EDA工具链实现多层堆叠晶圆整体优化，建议关注EDA厂商，如华大九天、概伦电子、广立微等。
“时间缩微”理念向电源延展，VPD重塑芯片供电范式
- 垂直供电架构（VPD）通过穿透PCB层垂直向上输送电力，直接给上方的处理器供电，从而有效缩短了从VRM到SoC的电力传输距离。
- 电阻损耗更低，瞬态响应更好，信号完整性更好，空间优化，可扩展性，更好释放处理器性能。
- 海内外大厂纷纷布局VPD，成为未来确定性方向之一。
- GPU厂商：英伟达、英特尔、AMD等都已开始尝试VPD方案。
- 电源厂商：Vicor、MPS、TDK、英飞凌、Empower Semiconductor等都积极布局VPD。
建议关注
- 半导体环节：建议关注布局超细间距混合键合工艺和TSV工艺的半导体制造企业、国内晶圆厂、混合键合和先进封装产线扩产相关设备企业。
- EDA环节：建议关注EDA厂商，如华大九天、概伦电子、广立微等。
- 国产算力环节：建议关注海光信息、寒武纪、摩尔线程、沐曦股份、天数智芯、壁仞科技等。
- 供电环节：关注VPD供应链企业，如新雷能、麦格米尔、铂科新材、顺络电子、龙磁科技。
风险提示
- 技术进展不及预期
- 国产替代进程不及预期
- 下游厂商竞争加剧
