封装材料行业深度报告：“后摩尔时代”，国产材料助力先进封装新机遇

“后摩尔时代”，先进封装成为晶圆制造主流技术发展路线：晶圆制造物理性能接近极限，英特尔CEO基辛格曾表示“摩尔定律”的节奏正在放缓至三年。先进封装技术通过优化芯片间互连，在系统层面实现算力、功耗和集成度等方面的提升，是突破摩尔定律的关键技术方向。 先进封装工艺仍处于起步阶段，不同工艺仍在向前发展：Bump、RDL、TSV、Wafer具备任意一个均可以被称为先进封装。Bump（凸点）大小和间距逐步缩小直至被无凸点的混合键合技术取代；RDL（重布线层）的线宽和线距都在变小；TSV（硅通孔）的深宽比提升的同时孔直径在缩小。 国际巨头提前进行技术布局，推出多种基于Chiplet的解决方案：台积电提前布局先进封装，3DFabric系统整合技术整合资源，展示了通过硅中介层进行子系统集成的技术框架，这一技术框架即为CoWoS的关键技术；英特尔的先进封装主要关注互连密度、功率效率和可扩展性三个方面，Foveros和混合键合技术主要关注功率效率、互连密度方面，而Co-emib和ODI技术则聚焦于可扩展性特点；沿着水平集成和垂直集成的方向，三星也开发出2.5D封装技术，如I-Cube和H-Cube，以及3D封装技术X-Cube。 先进封装环节众多，不同环节材料需求不同：IC载板是芯片封装的关键材料，是裸芯片和外界电路之间的桥梁；电镀液广泛应用在凸点（bump）和再布线层（RDL）的制造，和硅通孔（TSV）的金属填充中；环氧塑封料（EMC）主要用于保护半导体芯片不受外界环境的影响，并提供导热、绝缘、耐湿、耐压、支撑等复合功能；电子胶粘剂主要用于电子相关产品的电子元器件保护、电气连接、结构粘接和密封、热管理、电磁屏蔽等；硅微粉是IC载板、环氧塑封料、底部填充胶的主要无机填充物；临时键合胶是把晶圆和临时载板黏接在一起的中间层材料，是晶圆减薄的关键材料。 投资建议：先进封装是未来半导体制造主要技术路径，各大芯片厂商均需通过先进封装手段提升芯片性能。建议关注兴森科技、天承科技、鼎龙股份、德邦科技、金宏气体、深南电路、艾森股份、上海新阳、华海诚科、路维光电、清溢光电、华正新材、安集科技、联瑞新材、雅克科技、华特气体。 风险提示：国内先进封装需求不及预期；海外先进封装产能扩充不及预期； 国内先进封装材料客户导入不及预期。 1后摩尔时代，先进封装成为主流技术路线发展方向 1.1摩尔定律放缓步伐，开发先进制程成本高企 物理性能接近极限，摩尔定律放慢至3年。根据摩尔定律，集成电路上可容纳的晶体管数量每隔18个月-2年就会翻一番，即“处理器性能约在每两年增加一倍，但同时价格下降为先前一半”。随着制造工艺的提升，集成电路的晶体管尺寸从微米级降至纳米级，集成度从几十个晶体管增加到数十亿晶体管。然而，物理尺寸缩小濒临极限带来的量子隧穿效应、原子级加工工艺等问题成为制约摩尔定律延续的重要因素，并且每代工艺之间的性能提升幅度越来越小。与历史速率相比，一个完全规模工艺节点的更新周期已经从18个月逐渐延长。英特尔CEO基辛格表示“摩尔定律”的节奏正在放缓至三年。 图1.芯片上的晶体管数量 图2.摩尔定律逐步放缓 表1.先进制程的工艺指标 开发先进制程成本高企，投入产出比低。从 16nm/14nm 节点开始，集成电路设计和制造成本高速提升，根据IBS数据，设计一颗 5nm 芯片，需要4.49亿美元，而3nm 芯片需要5.81亿美元， 2nm 高达7.25亿美元。而半导体工艺技术发展带来的芯片在密度、性能和功耗方面的优化效果不再显著。以台积电为例，其提升至节点时，晶体管数量提高到1.84倍，在相同的速度下功耗降低30%.，而5 nm 7nm 工艺在相同的功耗下，速度却只能提高15%。同时半导体制造代工厂随着制程的提升数量越来越少， 10nm 及以下节点的制造能力仅台积电、英特尔、三星等公司具备，其产能相对有限，小体量客户很难排上。 图3.先进制程芯片设计成本 1.2先进封装技术超越摩尔定律 超越摩尔定律，先进封装大有可为。后摩尔定律时代，集成电路有三大发展方向，More Moore（深度摩尔），More than Moore（超越摩尔）和Beyond CMOS（新器件）。More Moore延续缩小CMOS的整体思路，在器件结构、连接导线、高介质金属栅、架构系统等方面进行创新研发，从而延续摩尔定律，提升芯片性能。More than Moore采用先进的封装技术将处理、模拟/射频、光电、能源、传感等使用高速接口集成在系统内，进行系统级封装以实现系统性能的提升。Beyond CMOS则是使用CMOS以外的新器件提升集成电路性能。 图4.集成电路发展方向 在芯片前道工艺技术节点受限的情况下，先进封装技术通过优化芯片间互连，在系统层面实现算力、功耗和集成度等方面的提升，是突破摩尔定律的关键技术方向。 表2.传统封装和先进封装简单对比 1.3美国加码先进封装，国内技术追赶还需时间 美国政府加码扶持本土先进封装研发。2023年11月20日，美国商务部下属国家标准与技术研究所（NIST）发布国家先进封装制造计划（NAPMP）愿景文件，资金总额约30亿美元，2024年初将开启首批资助通道，补贴领域为封装材料与基底。NAPMP是基于美国《2022芯片与科学法案》设立的研发补贴项目之一，该法案将为本土的半导体产业提供资金补贴以及税收优惠等政策。2024年2月1日，CHIPS研究与开发办公室进一步提供约3亿美元的资金，以建立和加速先进封装基板和基板材料的国内产能。 表3.NAPMP六大投资领域 中国封装行业起步晚，技术路线仍需追赶国际厂商。按照是否焊线，封装工艺分为传统封装与先进封装。根据毕克允的《中国半导体封装业的发展》，全球集成电路封测行业可划分为五个发展阶段，自第三阶段起的封装技术统称为先进封装技术。当前，中国封装企业大多以第一、二阶段的传统封装技术为主，例如DiP、SOP等，产品定位中低端；而全球封装主流技术处于以CSP、BGA为主的第三阶段，并向倒装焊封装（FC）、芯片上制作凸点（Bumping）为代表的第四阶段和第五阶段封装技术发展。 表4.集成电路的发展阶段及具体封装形式 2封装工艺：先进封装的起点 2.1主要先进封装工艺介绍 Bump，RDL，TSV，Wafer为先进封装的四要素，具备任意一个均可以被称为先进封装。Bump能够互联界面和缓冲应力，RDL使XY平面的电气延伸，TSV让Z轴的电气延伸，Wafer则作为集成电路的载体以及RDL和TSV的介质和载体不断扩大。 为满足高密度，小型化的需求，从趋势上看，Bump大小和间距会越来越小，直至消失。HybridBonding技术可以在不使用Bump的基础上直接进行键合。RDL的线宽/线间距（L/S）也是不断缩小。Wafer则是不断扩大，从6寸、8寸直至12寸。 TSV的纵深比提高的同时，通孔的直径与间距也在不断变小。 图5.先进封装的四要素 图6.Bump和RDL的发展趋势 2.1.1凸点（Bump）：先进封装演化的基础 凸点是指定向生长于芯片表面，与芯片直接或间接相连接的具有导电特性的凸起物。在先进封装中，有源面上有凸点电极的芯片向下放置，直接与封装基板/基板布线层进行键合，而凸点代替传统封装中的引线，起到电互连、热传递和机械支撑的作用。凸点技术起源于IBM在20世纪60年代开发的“可控坍塌芯片连接技术”，现仍然是面积阵列封装的关键技术，广泛应用于球栅阵列封装（BGA），芯片尺度封装（CSP）和倒装芯片封装（FCP）等中高端芯片封装领域中。 图7.凸点在先进封装中的使用 电镀法是普遍使用且工艺成熟的凸点制作方法。凸点的制作方法有两类，其一是以植球法为代表的通过专用设备将预成型精密焊球放置在基板上特定位置来形成凸点，其二是以电镀法为代表的凸点阵列直接制备法。电镀工艺一致性高且能与IC、微机电系统工艺兼容，故能用于批量生产不同规格芯片的不同材料凸点。但电镀法需要控制电镀液的组成成分含量来改变焊料合金的成分，并且工序相对复杂，要在凸点存在状态下进行种子层刻蚀。 图8.电镀凸点工艺的流程 凸点按照材料分可以分为以单质金属凸点为代表的铜柱凸点、金凸点、镍凸点、铟凸点等，和以锡基为代表的焊料凸点、聚合物凸点等。金凸点和铜柱凸点使用电镀或者钉头凸点方式制备，具有电导率高、抗电迁移特性好的优点，适用于小节距的高端芯片场景。焊料凸点以锡基焊料为主，多为二元或三元及以上多元合金。在封装时，焊料凸点需要再熔化而回流焊接到基板，容易产生形变。 表5.不同材质凸点的特点及应用领域 随着芯片尺寸的减小和SoC，多芯片集成技术的发展，I/O互联数量增加将导致凸点的尺寸进一步缩小。虽然目前无铅焊料微凸点的制备技术更成熟，但凸点的尺寸和节距小于一定值时，无铅焊料将出现界面反应、热疲劳可靠性、跌落冲击可靠性等可靠性问题，故焊料凸点用于节距较大（100um）的场景，铜柱凸点则是高密度、窄节距封装的主流。 图9.倒装焊料凸点和铜柱凸点的结构 凸点间距逐渐减小，凸点密度增大带动带宽和功耗双提升。随着电子器件向更轻薄、微型和高性能进步，凸点间距向20μm推进，巨头已经实现小于10μm的凸点间距。在20μm时，内部互联使用TCB技术，10μm以下时，混合键合（Hybrid Bonding）技术可以实现更小凸点间距和更高凸点密度。10μm凸点间距提供大约400倍于200μm凸点间距的I/O数。 图10.凸点大小和间距的发展过程 图11.各种键合技术在1 x1cm2 面积内的I/O数量 混合键合是在一个键合步骤中同时键合电介质和金属键合焊盘，HB通过分子间作用力（范德华力）实现而无需引线或者凸点。SiO介质间的键合互连提供机械支撑与电气隔离，金属Cu间的相互键合实现芯片的垂直电学互连。混合键合技术可使用在FC倒装，3D封装和晶圆级封装，具有以下优点：（1）接点尺寸和间距小，提高I/O数量；（2）介电材料取代底部填充剂，节省填充成本；（3）省去凸点高度，大幅减少芯片厚度。 目前Cu-Cu混合键合有三种方式。晶圆到晶圆（W2W）在图像传感领域已经使用多年，目前也是先进封装异构集成的主要选择，可运用于HBM的生产。而芯片到晶圆（D2W）或芯片到晶圆（C2W）工艺正在深入研究开发中，因为它支持不同的设计规则、芯片尺寸、晶圆类型和已知的良好芯片实现更加灵活的异构集成。 图12.凸点键合和混合键合流程 图13.3种混合键合方式对比 2.1.2重布线（RDL）：延伸出晶圆级封装 RDL（Re-distributed layer）在晶圆表面沉积形成金属层和相应的介质层，并形成金属布线。传统封装的I/O一般分布在芯片的边沿或者四周，在进行Flip Chip（芯片倒装）时，I/O触点会因为缺少引线或引线过于密集而导致连接受限，而RDL将芯片上原来设计的I/O位置通过晶圆级金属布线工艺变换位置和排列，将其布局到新的，占位更为宽松的区域，并形成面阵列排布，使芯片能适用于不同的封装形式。 RDL的优势主要有三点：1）RDL的设计能代替部分芯片内部线路的设计，降低设计成本；2）支持更多的引脚数量；3）RDL可以使I/O触点间距更灵活、凸点面积更大，从而使基板与元件之间的应力更小、元件可靠性更高。 图14.RDl结构 RDL主要采用电镀制作，但是大马士革工艺更满足低线宽和多层金属要求。电镀法的问题在于湿法刻蚀籽晶层时，Cu线路也会被刻蚀而导致其线宽减小，甚至可能脱落；而小线宽情况下，较短的刻蚀时间又会导致籽晶层与阻挡层未被完全刻蚀，而形成残留物。大马士革工艺多用于高密度的RDL中，引入化学机械抛光进行平坦化，并去除多余的铜及种子层。 图15.RDL电镀工艺流程图 晶圆级封装是晶圆形态的芯片直接进行封装。传统晶圆封装是将成品晶圆切割成单个芯片后进行黏合封装。晶圆级封装将保护层黏结在晶圆的底部或顶部，连接电路后，再将晶圆切成单个芯片，具有封装尺寸小、传输速度高、密度连接高、生产周期短、工艺成本低等