先进封装引领“后摩尔时代”，国产供应链新机遇

Chiplet：“后摩尔时代”半导体技术发展重要方向。Chiplet作为后摩尔时代的关键芯片技术，其具有1）小面积设计有利于提升芯片良率，2）3D等先进封装方式提升性能降低功耗，3）IP快速复用降低设计成本和复杂度有助于产品快速迭代，4）针对性选取制程工艺降低制造成本等优势。先进制程及超大芯片最受益Chiplet技术，我们看到近年以AMD、三星、台积电、Intel为代表的龙头厂商持续推出Chiplet相关产品。中国集成电路行业高端产品受到海外制裁限制背景下，Chiplet有望成为国产芯片“破局”重要途径。 “超越摩尔定律”，先进封装崛起。随着摩尔定律不断进步，当前最小线宽已达到几纳米，进一步缩小特征尺寸变得非常困难。“超越摩尔定律”致力于在之前摩尔定律演进过程中未完全开发的部分提升系统集成度。先进封装是实现“超越摩尔定律”的重要方式，根据Yole，2021年全球先进封装市场规模374亿美金，到2027年有望达到650亿美金，2021-2027年CAGR 9.6%。 从整个封装行业的占比来看，先进封装有望在2027年超过50%。先进封装中嵌埋式、2.5D/3D、倒装技术都将实现高复合增速。 海外龙头先进封装布局如火如荼。AMD多年来始终走在封装技术革新前沿，其于2015年在GPU市场推出高带宽内存（HBM）和2.5D硅中介层技术，引领业界以小尺寸获得最佳内存带宽。2021年宣布与台积电合作推出3D Chiplet（3D V-Cache），首款采用该技术的产品为Ryzen 7 5800X3D，其使用台积电的SoIC将铜对铜直接键合，使连接密度达到2D封装的200倍，互联密度是微凸块的15倍，集成度大大提高。台积电于2011年开始布局先进封装，目前其3DFabric系列包含前端SoIC技术和后端CoWoS、InFO封装技术。INTEL推出EMIB引领低成本2.5D异构封装，Foveros提供高性能3D堆叠解决方案。三星除了已经在HBM中使用3D堆叠之外，其代工目前主要的先进封装方案包括I-Cube、X-Cube、R-Cube、H-Cube四种。 重视先进封装关键环节供应链机遇。我们总结先进封装四大要素，分别为RDL（Re-distributed layer，重布线层）、TSV（Through Silicon Via，硅通孔）、Bump（凸点）和Wafer（晶圆）。RDL起到XY平面电气延伸的作用，TSV起到Z轴电气延伸的作用，Bump起到界面互联和应力缓冲的作用，Wafer作为集成电路的载体以及RDL和TSV的介质和载体。我们认为围绕这些环节的设备、材料供应链有望受益先进封装市场增长带来的增量需求。 贸易摩擦背景下，封装产业链本土化势在必行。封测厂（含独立第三方测试公司）方面，中国大陆封测厂营收规模位居全球前列，结构上仍然在不断向先进封装演进，以长电科技、通富微电、甬矽电子、伟测科技为代表的公司持续加大先进封装研发投入，紧密合作国内外知名客户，有望率先受益先进封装带来的收入利润贡献。设备供应商方面，华峰测控、长川科技、新益昌等公司分别在测试机、分选机、探针台、固晶机、焊线机等关键测试封装设备领域实现国产化突破，并不断完善产品品类，替代空间广阔。材料供应商方面，IC载板作为集成电路核心封装材料，全球产能集中于日本、韩国和中国台湾地区，国内兴森科技IC封装基本已获得三星认证通过，公司乘胜追击，进军FCBGA封装基板，宣布拟投资72亿元用于扩张FCBGA载板产能，其中珠海项目已于2022年12月成功试产。 风险提示：需求不及预期，中美贸易摩擦带来的地缘政治风险。 一、“超越摩尔定律”，先进封装崛起 1.1Chiplet：“后摩尔时代”半导体技术发展重要方向 后摩尔时代经济效能提升出现瓶颈，Chiplet技术应运而生。随着半导体制程节点的持续演进，短沟道效应以及量子隧穿效应带来的发热、漏电等问题愈发严重，追求经济效能的摩尔定律日趋放缓。在此背景下，产业开始思考将不同工艺的模块化芯片，像拼接乐高积木一样的方式用先进封装技术整合在一起，成为一个异构集成芯片，在提升性能的同时实现低成本和高良率，这就是芯粒（Chiplet）技术。 Chiplet的概念源于Marvell创始人周秀文博士在ISSCC 2015上提出的Mochi（Modular Chip，模块化芯片）架构，伴随着AMD第一个将小芯片架构引入其最初的Epyc处理器Naples，Chiplet技术快速发展。2022年3月，Chiplet的高速互联标准——UCIe（Universal Chiplet Interconnect Express，通用芯粒互联技术）正式推出，旨在芯片封装层面确立互联互通的统一标准。 图表1：AMD Chiplet架构演进 显著降本优势延续摩尔定律。Chiplet技术迅速发展的原因得益于其在降低成本并提升芯片性能方面的独特优势，主要体现在以下几个方面： 1)小面积设计提升芯片良率：传统的良率模型假设缺陷在晶圆上随机散布，并且芯片上任何地方的缺陷都会使其无法使用，所以大面积芯片比小面积芯片更可能包含缺陷，造成芯片良率与芯片面积直接相关。一般来说，裸芯（Die）的面积越小，在缺陷概率一定的情况下 ， 整体的良率就越高 。 从下图可以看到 ， 裸芯面积是40mm×40mm的良率只有35.7%；如果面积减少到20mm×20mm，良率便上升到75.7%；如果进一步减小到10mm×10mm，良率可以提升至94.2%。Chiplet设计可以将超大型芯片按照不同的功能模块切割成独立的小芯片进行分开制造，从而有效改善良率，同时降低生产成本。 图表2：裸芯（Die）面积越小，整体良率越高 图表3：芯片面积减小，更多有效芯片可用 2)更低能耗更高性能：在速度方面，采取3D封装技术的chiplet缩短了线路传输距离，指令的响应速度得到大幅提升，寄生性电容和电感也得以降低，此外，用更多更密集的I/O接点数，电路密度提升即提高功率密度。3D封装由于采用更细小、更密集的电路，信号传输不需要过多的电信号，从而功耗也会相应降低。 图表4：3D堆叠封装显著降低成本 图表5：先进封装提升性能及效率 3)IP快速复用降低设计成本和复杂度，有助于产品快速迭代：随着先进工艺的不断推进，基于越先进的工艺来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直线上升。如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。例如，AMD在第三代锐龙（Ryzen）处理器上复用了第二代霄龙（EPYC）处理器的IOChiplet，这种复用不但可以将“老旧制程”生产的Chiplet继续应用到下一代产品中以节约成本，更能极大地节约设计、验证和生产周期并降低失败风险。 图表6：AMD IOChiplet的复用 4)针对性选取制程工艺降低制造成本：将SoC进行Chiplet化之后，不同的芯粒可以根据需要选择合适的工艺来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用相同制程的工艺在一块晶圆上进行一体化制造，这样可以极大地降低芯片的制造成本。对于密集封装的逻辑和存储器， 7nm 晶体管比 16nm 晶体管便宜，但I/O接口通常具有模拟电路和其他无法从较小节点中受益的大型功能。因此，许多小芯片设计将I/O功能隔离到在旧节点中制造的单独芯片中。一些逻辑电路（例如加速器）可能不需要以与主处理器相同的最大时钟速率运行，因此可以在中间节点中制造，使用较旧的工艺技术可以将这些小芯片的制造成本降低多达50%。 图表7：Chiplet成本分析 先进制程及超大芯片最受益Chiplet技术。综合考虑以上几点优势，The Linley Group对Chiplet技术的经济效益进行过模拟分析，其案例对比中包括一个几乎没有冗余面积的大芯片（600mm²，80%有效面积）和一个大的有机BGA封装（60mm×60mm）被分成四个相同的小芯片。从表中我们可以看出，小芯片的良率几乎是大型单片芯片的两倍（78% VS 43%），从而节省了100美元的总芯片成本。虽然芯片数量的提升会带来较高的测试成本，但Chiplet技术仍然降低了13%的总制造成本。将此成本模型扩展到其他示例，Chiplet技术对于几乎没有冗余的大芯片最具成本效益，即有效面积越大，降本效果越显著。根据成本模型， 5nm 的净成本节省比 7nm 高约10%，这意味着小芯片可以降低小至200mm²的裸片成本。即使对于有效面积为50%的处理器，在300mm²以上也能节省成本。目前尽管 3nm 的晶圆成本尚未确定，但成本节约肯定会再次上升，将小芯片的盈亏平衡点推到150mm²以下。 图表8：不同制程Chiplet降本场景 摩尔定律减缓带来了小芯片的设计需求，性能提升、成本降低以及大芯片的缺陷问题是Chiplet设计成为趋势的三大推动因素。总体来说，Chiplet是“后摩尔时代”半导体技术发展重要方向，国外各大厂商持续布局，且均已形成一定规模和应用。据Omdia数据，2018年全球Chiplet市场规模约为8亿美元，预计未来随着行业的不断发展，Chiplet市场规模有望迎来加速增长。 图表9：Chiplet市场规模（亿美元） 先进封装市场有望实现高增长。先进封装是实现Chiplet的重要方式，根据Yole，2021年全球先进封装市场规模374亿美金，到2027年有望达到650亿美金，2021-2027CAGR10%。从整个封装行业的占比来看，先进封装有望在2027年超过50%，即超过传统封装的市场规模。先进封装中嵌埋式、2.5D/3D、倒装技术都将实现高复合增速。 图表10：2021-2027年全球先进封装市场预测（十亿美金） 1.2海外龙头先进封装布局如火如荼 AMD多年来始终走在封装技术革新前沿。AMD于2015年在GPU市场推出高带宽内存（HBM）和2.5D硅中介层技术，引领业界以小尺寸获得最佳内存带宽。在2017年引入MCM封装技术。2019年推出了业界首创的基于小芯片的技术，在同一封装内对内核和IO使用不同的工艺节点，从而显著提高性能和功能。2021年宣布与台积电合作开发3D Chiplet。 AMD的3DChiplet技术名为3D V-Cache，实现的关键技术包括硅通孔（TSV）和混合键合（Hybrid Bonding）。3D V-Cache使得AMD能够在CPU上堆叠缓存，首款采用该技术的产品为Ryzen 7 5800X3D。其中混合键合技术来自于台积电的SoIC，使用铜对铜直接键合，没有任何类型的焊料凸点。因此其连接密度为2D封装的200倍，互联密度是微凸块（Micro Bump）的15倍，集成度大大提高。 图表11：AMD多年来始终走在封装技术革新前沿 图表12：AMD使用3D CHIPLET封装架构 台积电入局先进封装，3DFabric技术平台势头正盛。台积电于2011年开始布局先进封装，当前其3DFabric包含前端SoIC技术和后端CoWoS、InFO封装技术。 图表13：台积电3DFabric技术平台 前端芯片堆叠技术，如chip-on-wafer和晶圆wafer-on-wafer，统称为“SoIC”。 其特点是在不实用后段集成中的凸块的情况下，将芯片堆叠在一起。SoIC的设计实际上是在创造键合界面，这样芯片就可以直接叠在芯片上面。SoIC是台积电异构小芯片封装的关键，具有高密度垂直堆叠性能，与CoWoS和InFO技术相比，SoIC可以提供更高的封装密度和更小的键合间隔。此外，SoIC还可以与CoWoS/InFO共用，基于SoIC的CoWoS或InFO封装将会带来更小的芯片尺寸，实现多个小芯片集成。 CoWoS发展势头不减，中介层迭代组合助推成本与性能兼具。台积电的CoWoS平台包含