逻辑和 DRAM 工艺节点持续缩小，光刻技术处于中心地位推动这种缩小。高 NA（HNA）是下一代能够实现进一步缩小的工具。在 HNA 研发开始十多年后，该系统现在终于接近 HVM 采用阶段，可能从 2027 年开始。本指南解释了该技术、采用驱动因素，以及它是我们之前 HNA 报告（ASML：HNA 成本深入分析）的补充，该报告讨论了 HNA 成本与 LNA EUV 的比较，并解释了为什么 DRAM 可能是第一个采用 HNA，但最终对所有参与者来说采用 HNA 都更经济。HNA 采用的驱动因素很明确：先进逻辑和 DRAM 缩放将继续，HNA 将随着时间的推移而胜出，因为它具有成本和性能优势。
HNA 具有明确性能优势。使用新的 0.55 NA 非对称光学系统，保持相同的 13.5nm EUV 波长，但将分辨率从大约 13nm 提高到 8nm，并增加成像对比度，优势很明显：更小的特征，更紧密的图案控制，更低的剂量，更少的掩模，更简单的工艺流程，并可能提高良率。但该架构也创造了挑战。非对称设计将曝光场缩小约一半，这会损害通量，并需要对大型逻辑芯片进行拼接。ASML 部分通过更快的晶圆和光栅阶段、更低的剂量和路线图通量改进来抵消这一点。值得注意的是，HNA 经济必须在整个图案化流程级别进行评估，而不仅仅是扫描器 WPH。
HNA 的初始成本优势取决于拼接，但随着时间的推移差距会扩大。我们的成本分析表明，HNA 的采用可能集中在 LNA 多图案变得过于复杂和昂贵的地方。HNA 曝光成本今天仍然很高，主要是因为可用性和通量仍在成熟中，但成本曲线随着正常运行时间向 LNA 水平移动和生产力的提高而显著改善。在逻辑中，哪里需要拼接，1x HNA SE 已经比 3x LNA EUV 曝光更便宜，但仍然比 2x LNA 双图案更贵。在 DRAM 中，哪里不需要拼接，HNA 已经比 LNA 双图案更便宜，并且与更复杂的多图案方案相比具有更大的优势。
因此，我们预计 DRAM 将首先看到更广泛的 HNA 采用，由三星和 SK 海力士在 2027 年左右（D1d）领导，而逻辑采用可能将在 2028 年至 2030 年之间更逐步扩展。英特尔已经在 HVM 中通过 18A 展示了 HNA 的准备，并可能会在 A14 扩大使用范围，而三星和台积电似乎更有可能在 2030 年左右的 A10 级节点采用 HNA，因为工具生产力进一步提高。重要的是，HNA 采用速度较慢不会削弱其经济案例，甚至可能从短期内有利于 ASML，通过延长高利润 LNA 工具的需求，直到客户将层数合并到更少的 HNA 系统上。
战略意义是更高的光刻强度。HNA 通过减少工艺复杂性来降低总图案化成本，但将更多价值转移到光刻，因为一次 HNA 曝光可以取代多个 LNA 和非光刻步骤。在逻辑中，HNA 使关键局部互连、通孔和金属层从 LNA MP 移动到 HNA SE，成本效益约为 20% 至 35%。在 DRAM 中，情况甚至更清晰：HNA 可以取代复杂的接触孔多图案，减少剂量，提高 LCDU。我们重申 ASML 的跑赢评级，因为更高的资本支出和光刻强度对逻辑和 DRAM 都很重要。
我们预计 DRAM 将首先采用 HNA，因为拼接不需要掩模。基于逻辑和 DRAM 路线图，HNA 的采用对逻辑来说可能在 A14（2027/28）和 DRAM D1d（2027）左右变得可行。我们的模拟表明，对于 DRAM，HNA 几乎肯定比 LNA LELE 双图案更经济。当考虑更复杂的 SALELE（4 次曝光，2× LNA 和 2× ArFi）或 LNA LELELE（3× LNA EUV）时，差距会扩大。然而，对于需要拼接的大型逻辑芯片，只有在一段时间后才能用 2x EUV + 2x ArFi 或 3x EUV 替换 SALELE。事实上，尽管 HNA SE 和 2 LNA 之间的光刻设备成本比率从 2025 年的 1.6x 显着下降到 1.1x，但使用双曝光 LNA 而不是单次曝光 HNA 在未来五年内仍然更便宜。
以上分析仅考虑了光刻工具本身的成本。还有其他因素需要考虑。考虑到总成本，我们认为随着可用性的提高，HNA 将对更大的逻辑芯片也更具有成本竞争力。HNA 还推动了整体工艺简化，非光刻成本削减，良率提高，因此应推动更高的光刻强度。HNA 使其能够用单次 HNA 曝光取代原本需要 LNA EUV 多图案的关键层，这减少了掩模数量、光刻蚀循环、切割步骤和相关非光刻处理，同时还提高了图案保真度、局部 CDU 和缺陷率。这种简化将价值从非光刻处理转移到光刻：即使 HNA 曝光本身更贵，整个流程的总成本也可能更低、更有效率。随着可用性、通量和生态系统成本路线图改善，HNA 应支持更高的光刻强度，因为客户用更光刻化的单次曝光解决方案取代了复杂的非光刻密集型图案化方案，包括对于拼接解决方案可用的大型逻辑芯片。
下一代：超 NA。即使在 HNA 进入 HVM 之前，下一代 EUV 系统的工作也已经开始。这与 ASML 开发 HNA 本身的方式一致：HNA 研发始于 2014 年，在 LNA EUV 达到 HVM 成熟几年前开始了。超 NA 是 EUV 路线图的潜在扩展，它将保持 LNA 和 HNA 使用的 13.5nm 波长，同时将数值孔径增加到 0.75 NA 级别以支持更小的特征。预计采用窗口与固定日期无关，而更多地取决于 HNA 单次曝光不再为最紧密的逻辑互连层提供足够的成本效益时。IMEC 路线图指出，逻辑缩放通过 CFET 的引入持续到埃时代，超 NA 的采用可能是在金属间距缩放最终接近 16nm 到 12nm 范围时。这个范围是超 NA 变得相关的地方，因为 HNA 目前定位在将单次曝光金属图案化扩展到大约 18nm 间距，但进一步缩小到 16nm 然后到 12nm 可能需要更复杂的 HNA 多图案或另一个 NA 缩小步骤。
