半导体：先进封装助力芯片性能突破，AI浪潮催化产业链成长

先进封装：超越摩尔定律，助力芯片性能突破 “后摩尔时代”芯片特征尺寸已接近物理尺寸极限，通过先进封装提升芯片整体性能或成为趋势。先进封装具有小型化、轻薄化、高密度、低功耗、功能集成的优势，可广泛应用于AI、高性能计算、数据中心等新兴领域。先进封装包括四个关键要素：凸块（Bump）、晶圆（Wafer）、重布线层（RDL）和硅通孔（TSV）技术：Bump联通芯片与外部的电路，并能缓解应力；Wafer充当集成电路的载体；RDL连通XY平面的上电路；TSV则贯通z轴方向上的电路。 CoWoS和HBM：相辅相成，AI芯片的绝佳拍档 1）CoWoS：AI时代的先进封装版本答案。算力需求随大模型推出爆炸式提升，GPU等AI芯片深度受益。搭载硅中介层的CoWoS封装性能优异，适用于高性能计算领域，目前已演进五代，不断增加其中介层面积以及内存容量（HBM）。随CoWoS封装供不应求，台积电不断上修产能预计，2024年底或达到月产4万片。 三星和英特尔已完成2.5D/3D封装布局，传统封测大厂加速进入CoWoS工艺段。 2）HBM：AI芯片的最佳显存方案。HBM堆叠多层DRAM提升内存容量和带宽，打破内存墙限制，满足AI高性能动态存储需求。SK海力士官网、三星和美光竞争愈演愈烈，HBM向更大容量和更高带宽迭代，2024年下半年HBM3e预计将集中出货。随AI服务器出货暴涨以及GPU芯片的HBM用量提升，HBM需求高增。 TrendForce预测，2024年HBM需求增长率接近200%，2025年可望将再翻倍。 本土先进封装产业链：厚积薄发、加速成长 1）刻不容缓：海外高性能芯片管制加强，AI芯片自主可控大势所趋。美国对高性能芯片出口限制不断加强，英伟达先进GPU芯片供应受阻。中国智能算力市场需求旺盛，2018-2023年数据中心机架数量CAGR达30%，发展AI芯片自主可控为大势所趋，国产AI芯片亟待突破放量。此外，集成工艺可助力芯片跨越1-2个制程工艺节点，在高端光刻机封禁下先进封装有望助力“弯道超车”。 2）提前布局：国产封测大厂打开成长空间。以长电科技、通富微电、华天科技等为代表的国内封测龙头深耕先进封装工艺，积极布局海外业务，现已具备较强的市场竞争力。此外国产HBM稳步推进，据Trendforce报道，国内存储厂商武汉新芯（XMC）和长鑫存储（CXMT）正处于HBM制造的早期阶段，目标2026年量产。 3）未来可期：本土相关设备/材料有望受益。先进封装工艺升级，对封装设备的精度和用量提出更高要求，相关材料深度受益。设备方面建议关注：新益昌（固晶机）、华海清科（减薄机）、光力科技（划片机）、拓荆科技（混合键合机）；材料方面建议关注：鼎龙股份（PSPI）、飞凯材料（临时键合胶）、艾森股份（电镀液）、华海诚科（环氧塑封材料）。 风险提示：中美贸易摩擦带来的供应链风险、宏观经济变化及行业景气度不及预期、行业政策变化。 1.先进封装：超越摩尔定律，助力芯片性能突破 1.1.半导体封装所属集成电路后道工艺，封装工艺持续优化提升 封装所属集成电路产业链后道，起着安防、固定、密封、保护芯片，以及确保电路性能和热保护等作用。封装测试环节所属集成电路产业链后道，主要是指安装集成电路的外壳的过程，包括将制备合格的芯片、元件等装配到载体上，采用适当的连接技术形成电气连接并构成有效组件。常规封装主要是用引线框架承载芯片的封装形式，具有四大功能：①芯片机械支撑和环境保护、②接通电源、 ③引出信号线和接地线、④芯片热通路。先进封装引脚以面阵列引出,承载芯片大都采用高性能多层基板，在原有四大功能的基础上,更肩负了提高芯片规模、扩展芯片功能和提高可靠性的作用。 图1：封装所属集成电路产业后道 电子封装技术覆盖四个等级，集成电路的封装主要是指其中的一级封装和二级封装，即芯片级封装和外联PCB板。 零级封装（切割晶圆）：从晶圆片上切割得到芯片。 一级封装（芯片级封装）：将芯片固定在封装基板或引线框架上，将芯片的焊盘与封装基板或引线框架内的引脚互连，并对芯片和互连进行保护性包封。 二级封装（外联PCB板）：将一级封装和其他电子元件安装在PCB（硬质线路板），得到电子系统的插卡、插板或主板。 三级封装：将附带芯片和模块的电路板安装到系统板，组装完整的电子产品。 图2：半导体封装等级 图3：半导体封装的内部和外部结构 半导体封装由三要素决定：封装体的内部结构（一级封装）、外部结构和贴装方法（二级封装），目前最常用的类型是“凸点-球栅阵列（BGA）-表面贴装工艺”。 半导体封装包括半导体芯片、装在芯片的载体（封装PCB、引线框架等）和封装所需的塑封料。直到上世纪末80年代，普遍采用的内部连接方式都是引线框架（WB），即用金线将芯片焊盘连接到载体焊盘，而随着封装尺寸减小，封装内金属线所占的体积相对增加，为解决该问题，凸点（Bump）工艺应运而生。外部连接方式也已从引线框架改为锡球，因为引线框架和内部导线存在同样的缺点。过去采用的是“导线-引线框架-PCB通孔插装”，如今最常用的是“凸点-球栅阵列（BGA）-表面贴装工艺”。 图4：决定封装类型的三要素：内部结构、外部结构和贴装 从封装工艺进步以提升封装效率为主线。通孔插装时期，封装体引脚数＜64，封装密度≤10引脚 /cm ²；表面贴装时期，引脚变为引线，引线数量为3-300根，封装密度变为≤10-50引脚 /cm ²；球栅阵列时期，以焊球代替引线，芯片与系统的距离缩短，安装密度达到40-60引脚 /cm ²。目前，全球集成电路封装技术以面积阵列技术为主，即BGA、CSP等，随WLP、TSV和SiP等技术规模化推广，封装体的封装效率或进一步提升。 图5：芯片I/O增速仅为晶体管增速的一半 图6：封装引线节距和封装效率的演化 传统封装的技术迭代使得封装体尺寸更小，引脚间距更近，实际提升了封装体与PCB的互联性能（二级封装）；进入先进封装时期，必须满足提升I/O数的客观需求。近几十年来I/O增速仅为晶体管密度增速的一半，I/O已经成为先进芯片性能的命脉。随着处理器和高性能芯片的计算能力不断提升，对数据的传输能力提出更高要求，需要更多I/O引脚以支持更高的数据带宽。从技术迭代来看， ①BGA、CSP等技术支持在相对更小的封装面积内容纳更多引脚；②如Fan-Out晶圆级封装通过重布线提升I/O的数量和密度；③应用TSV和凸点等技术的2.5D/3D封装通过堆叠的方式进一步提升I/O密度和数量。 表1：从传统封装走向先进封装，历经五个阶段 1.2.四大要素助力先进封装提质增效、系统集成 先进封装是“超越摩尔定律”的重要途径。集成电路沿着两条技术路线发展，一方面是“摩尔定律”：每隔18-24个月，随晶体管尺寸微缩，集成电路容纳的元器件数量约增加一倍；而另一方面则是“超越摩尔定律”：以多样化的封装方式提升系统性能。2015年以后，集成电路制程发展进入瓶颈，芯片特征尺寸已接近物理尺寸极限，晶圆代工成本和研发成本大幅增长，集成电路行业进入“后摩尔时代”。通过先进封装技术提升芯片整体性能或成为集成电路行业技术发展趋势。 图7：集成电路进入后摩尔时代，先进封装提升整体性能 与传统封装相比，先进封装具有小型化、轻薄化、高密度、低功耗、功能集成的优势。传统封装形态上主要是2D平面结构，芯片之间缺乏高速互联的硬件支持；而先进封装能够支持多芯异构集成，具有2.5D/3D结构，且芯片之间能实现高速互联。先进封装较传统封装，尺寸更加轻薄的同时，兼顾更高的性能，能实现更高内存带宽，提升数据的传输效率。 表2：传统封装与先进封装的对比 先进封装在AI、高性能计算、数据中心等新兴应用蓬勃发展，市场规模快速提升。据Yole分析，先进封装技术在特定领域需求强劲，比如FO（扇出型）封装在手机、汽车、网络等领域会有巨大的增量空间；2.5D/3D封装在AI、HPC、数据中心等领域也有巨大增量空间。根据Frost & Sullivan预测，2021-2025年中国先进封装市场规模复合增速达到29.91%，预计2025年中国先进封装市场规模为1136.60亿元。根据《2022年中国集成电路封测行业发展白皮书》中的数据，全球范围内，预计2025年晶圆级封装、倒装、3D堆叠等先进封装市场规模累计达到约460亿美元。 图8：先进封装应用场景丰富 图9：全球先进封装细分市场规模（亿美元） 《基于SiP技术的微系统》提出先进封装的四个关键要素：Bump（凸块）、RDL（重布线）、Wafer（晶圆）和TSV（硅通孔）：Bump联通芯片与外部的电路，并能缓解应力；Wafer充当集成电路的载体；RDL联通XY平面的电路；TSV则贯通z轴方向上的电路。前三种技术广泛运用于2D/2.5D/3D封装，TSV则主要运用于2.5D/3D封装。随着技术发展，凸块尺寸逐渐缩小，晶圆片则越来越大，RDL和TSV向着尺寸更小，排布更密集发展。 图10：先进封装四要素 表3：先进封装四要素对比 1.2.1.倒装（Flip Chip）与凸块（Bump） 倒装技术（FC）通过平面排列的Bump将芯片的有缘电路朝下键合到基板、衬底或电路板上来实现电信号联通。与传统引线键合（WB）相同，倒装是一种实现芯片与基板电气连接的互连技术，不过WB的芯片焊盘都在芯片四周，因此I/O密度受限于引线间距，而FC可以在芯片的整个面上排布Bump与基板互连，极大提高I/O数，缩短互连路径，减薄封装厚度。性能提升方面，倒装的电阻和寄生电容/电感更低，具有更好的频率特性和更低功耗，封装电性能极大提升；此外，Bump可向基板导热，具有更低热阻和散热性能。 图11：倒装示意图 图12：倒装键合的信号传输相比引线键合更近更快 凸块（Bump）制造技术是倒装等工艺演化的基础工程，凸块可用来代替引线直接联通芯片和基板的电信号。凸块制作的材质主要有金、铜、铜镍金、锡等，应用场景各不相同。凸块间距尺寸（Bump Pitch）越小，意味着凸块密度越大，封装集成度越高，相对工艺难度越大。AnandTech披露数据显示，台积电凸块间距已推进到10μm以下；根据未来半导体公众号，通富微电、华天科技等国内厂商先进工艺向40μm推进。当凸块间距超过20μm，内部互连技术采用基于热压键合（TCB）的微凸块连接技术；而未来HCB（混合铜对铜连接）则能实现更小凸块间距（10μm以下）和更高的凸块密度，并带动带宽和功耗双双提升。 表4：Bump结构对比 1.2.2.RDL（重布线层） RDL（Re-distributed layer，重布线层）通过在芯片表面沉积金属层和相应的介电层，形成金属导线，可将I/O端口重新排布到更宽敞的区域。RDL可形成表面阵列布局，因此放置芯片的方式能紧凑且高效，并减少器件的整体占地面积，极大提高封装效率。目前RDL已经是先进封装异质集成的基础，广泛应用于晶圆级扇出封装、扇出基板上芯片、扇出层叠封装和2.5D/3D封装集成等。 图13：采用RDL技术地芯片与剖面图 图14：RDL层重排布线，扩展I/O触点 表5：RDL技术优势 头部厂商RDL技术的线宽和间距向1/1μm突破。RDL采用线宽和间距（L/S）来度量，线宽和间距分别是指金属布线的宽度和它们之间的距离。根据未来半导体和与非网，如今4层RDL已经成熟，良率达到99%，约85%封装需求可通过4层RDL满足，未来RDL有望从4层增加到8层以上。头部封装厂商的RDL L/S将从2023/2024年的2/2μm发展到2025/2026的1/1μm，再跨入到2027年以后的0.5/0.5μm；国内企业长电科技、通富微电等已突破5层，L/S达2μm。 表6：头部封测厂RDL现有技术对比 1.2.3.WLP（晶圆级封装） 晶圆级封装（WLP）与传统封装流程不同，采用先封装测试，后切割的方式，得到几乎裸片尺寸的封装面积。传统技术先在裸片切割，后进行封装，封装后至少增加原芯片20%的体积；而