半导体行业深度：算力时代来临，Chiplet先进封装大放异彩

先进封装引领摩尔定律延续。半导体封装是半导体制造工艺的后道工序，据据Yole和集微咨询数据，2017年以来全球封测市场规模稳健增长，2022年达到815亿美元。而先进封装在摩尔定律逼近物理极限的当下发挥着越来越重要的作用。Yole预计，2025年全球先进封装占比将达到49.4%，先进封装将成为全球封装市场的主要增量。尤其是算力芯片等大规模集成电路演进中，多芯片集成、2.5D/3D堆叠的Chiplet技术得到加速发展。 Chiplet：算力时代的共同选择。相较于传统消费级芯片，算力芯片面积更大，存储容量更大，对互连速度要求更高，而Chiplet技术可以很好的满足这些大规模芯片的性能和成本需求，因而得到广泛运用。Chiplet技术应用于算力芯片领域有三大优势：1）有助于大面积芯片降低成本提升良率；2）便于引入HBM存储；3）允许更多计算核心的“堆料”。目前Chiplet已成为算力芯片的主流方案，AMD、Intel等半导体巨头共同成立了UCIe产业联盟，Nvdia A100/H100、AMD MI300等主流产品均采用了Chiplet方案，国内算力芯片厂商亦在快速跟进。 龙头晶圆厂主导Chiplet技术路线。晶圆代工龙头台积电是Chiplet工艺的全球领军者，也是当前业内主流算力芯片厂商的主要供应商，旗下3DFabric平台拥有CoWoS、InFO、SoIC三种封装工艺。Intel、三星也拥有类似方案，IntelEMIB、三星I-Cube和H-Cube是类似台积电CoWoS的2.5D方案； IntelFoveros、三星X-Cube是类似台积电SoIC的3D堆叠工艺。 Chiplet技术带来国产供应链机遇。1）封测端：国产封测厂商有望参与算力芯片Chiplet封装供应链；2）设备端：带来晶圆级封装和后道封测设备需求增长；3）材料端：带来高速封装基板等高端封装材料的用量增长。 投资建议：先进封装行业前景广阔，Chiplet技术更将深度受益算力芯片的旺盛需求。我们看好国产供应链公司在Chiplet应用加速下的成长潜力。建议关注：1）封测厂商——长电科技、通富微电、华天科技、甬矽电子、晶方科技、伟测科技；2）封测设备厂商——长川科技；3）封装材料厂商——兴森科技、华正新材、华海诚科、方邦股份。 风险提示：行业竞争加剧；封测周期恢复不及预期；研发成果不及预期。 重点公司盈利预测、估值与评级 1先进封装引领摩尔定律延续 半导体封装是半导体制造工艺的后道工序，是指将通过测试的晶圆加工得到独立芯片的过程，即将制作好的半导体器件放入具有支持、保护的塑料、陶瓷或金属外壳中，并与外界驱动电路及其他电子元器件相连的过程。 典型的半导体封装的流程大致包含以下步骤： 图1：典型半导体封装流程 1.1先进封装发展历程 迄今为止全球集成电路封装技术一共经历了五个发展阶段。通常认为，前三个阶段属于传统封装，第四、五阶段属于先进封装。当前的主流技术处于以CSP、BGA为主的第三阶段，且正在从传统封装（SOT、QFN、BGA等）向先进封装（FC、FIWLP、FOWLP、TSV、SIP等）转型。 图2：封装发展进程 传统封装以引线框架型封装为主，芯片与引线框架通过焊线连接，引线框架的接脚连接PCB，主要包括DIP、SOP、QFP、QFN等封装形式。 图3：wirebond封装（引线框架型） 传统封装的功能主要在于芯片保护、尺度放大、电气连接三项功能，先进封装技术则对芯片进行封装级重构，能有效提高系统高功能密度。现阶段先进封装主要是指倒装焊（Flip Chip)、晶圆级封装（WLP）、2.5D封装（Interposer）和3D封装（TSV）等。 先进封装与传统封装的主要区别在于一级互联和二级互联方式的不同。 一级互联方式主要包括：传统工艺—WireBonding（WB）；先进工艺—FlipChip（FC）。 二级互联方式主要包括：传统工艺—通孔插装型/表面贴装；先进工艺—球栅阵列型（BGA）/平面网格阵列LGA/插针网格阵列（PGA）。 因此FCBGA、FCLGA等封装就称为先进封装。同时，传统的元件封装也演变为系统封装，封装对象由单芯片向多芯片发展，由平面封装向立体封装发展。 图4：一级互联与二级互联 市场规模方面，据Yole和集微咨询数据，2017年以来全球封测市场规模稳健增长，2022年达到815亿美元。Yole预计总体市场规模将保持增长态势，2026年达到961亿美元。 图5：全球封测市场规模 先进封装则有望展现高于封测市场整体的增长水平。据Yole预计，2019-2025年，全球整体封装市场规模年均复合增速4%，先进封装市场规模则达到7%的年均复合增速，并在2025年占据整体封装市场的49.4%。 图6：全球先进封装市场占比及预测 1.2先进封装助力摩尔定律延续 摩尔定律主要内容为：在价格不变时，集成电路上可以容纳的晶体管数量每18-24个月便会增加一倍，即：处理器性能大约每两年翻一倍，同时价格下降为之前的一半。 自2015年以来，集成电路先进制程的发展开始放缓， 7nm 、 5nm 、 3nm 制程的量产进度均落后于预期。随着台积电宣布 2nm 制程工艺实现突破，集成电路制程工艺已接近物理尺寸极限；与此同时芯片设计成本快速提升，以先进工艺节点处于主流应用时期设计成本为例，工艺节点为 28nm 时，单颗芯片设计成本约为0.41亿美元，而工艺节点为 7nm 时设计成本提升至2.22亿美元。 图7：不同工艺节点芯片设计成本（百万美元） 为有效降低成本、进一步提升芯片性能、丰富芯片功能，各家龙头厂商争相探索先进封装技术。先进封装技术作为提高连接密度、提高系统集成度与小型化的重要方法，在单芯片向更高端制程推进难度大增时，担负起延续摩尔定律的重任。 表1：全球先进封装代表性解决方案 如今，除了单个芯片封装形式的演进以外，多芯片集成、2.5D/3D堆叠等技术也成为现阶段先进封装的主流技术路径，尤其对于大规模集成电路，Chiplet封装技术应运而生发挥重要作用，我们将在下文重点讨论。 2Chiplet：算力时代的共同选择 2.1算力时代来临，算力芯片降本增效需求凸显 AI技术蓬勃发展的当下，数据中心对高算力芯片的需求急速增长。GPU由于具备并行计算能力，可兼容训练和推理，高度适配AI模型构建，目前被广泛应用于加速芯片。随着ChatGPT带来新的AI应用热潮，数据中心对高算力的GPU芯片需求急速增长。 相较于传统消费级芯片，算力芯片面积更大，存储容量更大，对互连速度要求更高，而Chiplet技术可以很好的满足这些大规模芯片的性能和成本需求，因而得到广泛运用。 图8：HPC和AI的实际应用 Chiplet即小芯粒，它将一类满足特定功能的die（裸片），通过die-to-die内部互联技术将多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片。 图9：SOC/SiP/Chiplet三种工艺的对比 Chiplet工艺将不同工艺节点的小芯粒通过先进封装技术互联形成大芯片，将大面积芯片成本从晶圆制造环节转嫁到封装环节，提升大面积芯片良率，日益受到国内外半导体巨头的重视。除了成本和良率上的优势，Chiplet将SOC拆成了模块化的小芯片，实现IP复用，加快芯片设计迭代速度。实现形式上，die-to-die的高速互连是Chiplet实现的基础。Chiplet的小芯粒可以通过载板或Interposer互联，而Interposer的材质又分为硅基、有机两种。若芯片是平铺在封装的衬底上，则称为2.5D封装，若是芯片之间堆叠封装，则称为3D封装。 图10：2.5D/3D封装示意图 2.2Chiplet技术在算力芯片领域的三大优势 （1）大面积芯片降低成本提升良率 由于更高的性能需求，算力芯片的diesize通常要远大于过去的消费级产品。 例如Nvdia主流AI加速卡产品，diesize通常超过800mm。而近年来，随着先进制程推进，研发生产成本持续走高，大面积单颗SOC良率日益下降。 Chiplet将单颗SOC的不同功能模块拆分成独立的小芯粒（即Chiplet），大大缩小了单颗die的面积，起到提升良率、降低成本的作用。DAC 2022会议上，清华大学冯寅潇发表研究成果，结论表明在 5nm 制程，当芯片面积达到200mm以上，单颗SOC的成本将高于MCM工艺；当芯片面积达到400mm以上，由于良率的大幅下降，单颗SOC方案的成本将高于InFO工艺（MCM、InFO均为Chiplet技术的不同封装形式）。其成本差异就主要在大面积单芯片方案中的良率损失，在多芯片方案中大幅下降（图中costofchipdefects）。 图11：不同工艺的制造成本与芯片面积的关系 （2）HBM的导入 高性能计算应用对内存速率提出了更高的要求，借助3D封装技术的HBM则很好的解决了内存速率瓶颈。 HBM（High Bandwidth Memory）即高带宽存储器，其通过使用先进的封装方法（如TSV硅通孔技术）垂直堆叠多个DRAM，并在硅interposer上与GPU封装在一起。HBM内部的DRAM堆叠属于3D封装，而HBM与GPU合封于Interposer上属于2.5D封装，是典型的Chiplet应用。 图12：GPU中的HBM封装示意图 （3）允许更多计算核心的“堆料” 由于chiplet工艺引入了高速互连的Interposer或其他中介层，使得芯片厂商得以将多颗计算核心die进行合封，以提高芯片整体性能。 Apple的M1 Ultea芯片采用了台积电的InFO_LSI工艺，将两颗M1 Max“拼接”，Apple将其成为UltraFusion芯片互连技术。LSI即本地硅互连（Local Silicon Interconnect），即通过在RDL载板中嵌入一块硅桥实现两颗Die的高速互连。 图13：M1Ultra的封装工艺 与之类似，2022年8月，国产算力芯片厂商壁仞科技发布BR100，采用台积电CoWoS-S工艺，将两颗计算核心封在一块硅Interposer上，其16位浮点算力达到1000T以上、8位定点算力达到2000T以上，创造全球算力纪录。 图14：BR100的封装工艺 2.3行业龙头助力，算力芯片异构化已成大势所趋 得益于Chiplet技术在大规模算力芯片领域的优异表现，业内设计公司巨头纷纷加入推广Chiplet成为行业主流方案。2022年3月3日，AMD、Intel等半导体巨头宣布共同成立Chiplet行业联盟，目标共同打造Chiplet互连标准、推进开放生态，并制定了标准规范UCIe，在芯片封装层面确立互联互通的高速接口标准。 图15：UCIe产业联盟成员 目前市面上的主流算力芯片厂商均导入了Chiplet方案，尤其是在AI芯片领域。 Nvdia方面，当前主力产品A100/H100均采用台积电CoWoS 2.5D封装，A100采用 7nm 制程，最高配备80GB HBM2E；H100则采用 4nm 制程，并配备最高80GB HBM3。 AMD方面则推出了更大规模的Chiplet产品，其2023年6月14日正式发布的MI300 AI加速卡拥有13个小芯片，共包括9个 5nm 的计算核心（6个GCD+3个CCD），4个 6nm 的I/O die兼Infinity Cache（同时起到中介层的作用，位于计算核心和interposer之间），还配备了累计8颗共计128GB的HBM3芯片。相较Nvdia的A/H系列产品，MI300更进一步的将SOC拆分成了多颗小芯粒，并拥有更大的面积、芯粒数量、缓存颗粒数量。 图16：NvdiaA100 图17：AMD MI300 国内算力芯片厂商亦在快速跟进，除了前文提到的壁仞科技以外，沐曦、天数等AI芯片厂商亦纷纷推出异构集成的GPU产品，导入HBM存储，我们相信Chiplet的技术优势将使其成为算力芯片未来的主流方案，给产业链