2022后摩尔时代的新集成与新材料

ChinaInsightsConsultancy CIC灼识咨询行业分享 后摩尔时代的新集成与新材料 行业顾问商业尽调募投研究专家网络2022年8月 本文件提供的任何内容均系灼识咨询公司独有的高度机密性资料。 未经灼识咨询公司事先书面许可，任何人不得以任何方式擅自复制、传播、出版、引用、改编本文件内容。 行业分享框架 后摩尔时代，半导体行业聚焦： 1新集成——Chiplet 后摩尔时代，Chiplet模式有望延续摩尔定律的“经济效益” 2新材料——SiC SiC材料具备性能和应用优势，成为 后摩尔时代的新宠儿 摩尔定律使单个芯片上集成的晶体管数量从几千个增加到十几亿个，是过去半导体、计算机行业发展的决定 性规律，但摩尔定律逐渐遭遇瓶颈 百万/平方毫米 头部厂商晶体管密度估算对比，2021 芯片迭代对比 芯片面积 （𝒎𝒎𝟐） 晶管数量净晶圓可切晶圆造价晶粒造价 （亿）割晶片數($)($) •9,965 •18.26 •85.00 •105 •530.25 •12,500 •23.57 •85.00 •141 •509.04 •15,500 •30.75 16nm 单位面 TSMC（台积电）SAMSUNG（三星）Intel（英特尔） IBM 1.8 1.06 0.97 0.53 0.520.95 积中晶 • 125.00 • 33 • 359.74 • 5,912 • 16.43 • 87.66 • 43 • 512.44 • 8,389 • 16.37 5.2体 10nm 7nm 4.9 3 3.33 2.9 1.73 1.27 1.7 •83.27 •69 •545.65 未达到摩尔定律* 管数量的几何级增长 ，对芯片的 10nm7nm5nm3nm2nm成 5nm 本 会 ~26个月~36个月也 3nm 1 受制于芯片尺寸的物理极限 2 受制于光刻技术 3 4 受制于隧道效受制于功耗和应散热问题 5 受制于供电和 信号处理能力有限 呈几何级数增长 D OR D OR I/O Four“Zen” Cores+L3 Four“Zen” Cores+L3 I/O D OR D OR I/O Four“Zen”Cores+L3 Four“Zen”Cores+L3 I/O 后摩尔时代，Chiplet由于其高性能、低功耗、高面积使用率以及低成本受到广泛关注，在延续摩尔定律的 “经济效益”方面被寄予厚望 SoCVs.Chiplet I/O I/O I/O I/O Four“Zen” Cores+L3 Four“Zen” Cores+L3 DO R DO R Four“Zen” Cores+L3 Four“Zen” Cores+L3 DO R DO R DO R Four“Zen” Cores+L3 Four“Zen” Cores+L3 DO R DO DO R Four“Zen” Cores+L3 Four“Zen” Cores+L3 R I/O I/O I/O I/O 模组化 D OR D OR I/O Four“Zen” Cores+L3 Four“Zen” Cores+L3 I/O D OR D OR I/O Four“Zen” Cores+L3 Four“Zen” Cores+L3 I/O •可提供较大的性能功耗优化空间，支持面向特定领域的灵活定制 •有效提升信号传输质量和带宽 •利用小芯片（具有相对低的面积开销）低工艺和高良率可以获得有效降低成本开销 •可以有效缩短芯片的研发周期及 节省研发投入，并降低研制风险 模块 SoC芯片 •以AMD32-core芯片为例 •总面积777𝑚𝑚2 •造价1.0X* Chiplet芯片 •以AMD4*8-coreChiplet为例 •每个Chiplet面积为213𝑚𝑚2，总面积852𝑚𝑚2 •造价0.59X* 2D->3D，面积->体积，Chiplet有望从另一个维度延续摩尔定律的“经济效益” 器 件 数量 t 功能密度曲线 t •所有器件都可以在一个硅片上集成，器件数量将以指数方式增长 •器件将以多种方式集成，系统空间内的功能密度将持续增长 功能密度 摩尔定律 Chiplet灵活的“模块化”设计思维，将使得未来IP硬核芯片化，提供了新的产品模式，芯片产业链格局将随 之发生变化 半导体IP授 权商 芯片制造和封装厂商 升级 扩大生产线 帮助进入 新进入芯片设计厂商 IP硬核芯片化IP产品模式更新产业链格局改变 IP1IP2IP3IP4 转接层 芯片行业 Chiplet供 应商 委托 Chiplet芯片制 造和封装厂商 基板 IP芯片化 EDA设计FPGA设计 IP软核 •寄存器代码 •行为级验证 •逻辑描述 •网表 •帮助文档 IP固核 •布局布线 •布局规划 GPU VPU NPU ISP 转接层 IP硬核 •硬件参数 •物理版图 •掩模版图 •系统工艺 不同功能的 Chiplets Chiplet •包含定义明确的功能子集的微型集成电路“小芯片” 基板 •传统单片系统设计方式是从不同的IP供应商处购买IP，结合自研模块集成 •Chiplet模式下只需要购买供应商生产好的Chiplet小芯片，将其封装形成系统芯片即可 •Chiplet是新的硅片级IP重用模式 •Chiplet在工艺选择、架构设计上都具有灵活性，优化了IP硬核无法修改导致的复用困难和使用范围较窄的问题 •半导体IP授权商升级为Chiplet供应商，进一步扩大IP价值 •Chiplet供应商可以帮助互联网厂商等缺乏芯 片设计经验和资源的企业发展芯片产品 Chiplet已在FPGA、CPU、GPU、数据中心等领域表现出其独特的优势，市场空间不断提升 Chiplet的应用 FPGA CPUGPU 数据中心 市场需求 Chiplet市场规模，全球，2018-2025E 亿美元 尽管Chiplet的标准化才刚刚起步，但它已在高性能CPU，FPGA等领域表现出独特优势，未来市场空间巨大；Chiplet吸引英特尔和AMD等国际芯片厂商投入相关研发，在当前SoC遭遇工艺节点和成本瓶颈的情况下有望发展成为一种新的芯片生态 CAGR46.0% 84.0 58.0 40.0 CAGR41.7% 27.5 18.5 9.8 12.0 6.5 20182019 2020 20212022E2023E 2024E 2025E Chiplet模式落地必须实现异构芯片的集成，其中涉及两个难点：异构芯片之间的互连、集成性能的优化，先进封装技术是后者的关键 Chiplet异构集成示意图Chiplet异构集成难点Chiplet异构集成解决方案 主存22nmChiplet 1缺乏高效统一的互连接口和协议行业解决方案 VPU12nm Chiplet ISP12nmChiplet CPU5nmChiplet GPU5nmChiplet 不同厂商生产的小芯片成为孤岛 高速接口需高数据吞吐量、低数据延迟、低误码率 Intel等行业巨头成立Chiplet标准联盟，制定通用Chiplet的高速互连标准UCIe 各厂商推出高速互连协议，如Intel的AIB协议、NVIDIA的NVLink协议 I/O22nmChiplet 2异构集成性能挑战 先进封装提升异构集成性能 •Chiplet模式把一些实现特定功能的芯片裸片集成为一个系统芯片，提升系统芯片可扩展性和灵活性 •对采用不同工艺的裸片进行封装，如上图所示，对高性能CPU采用最新工艺，而一般功能模块降低工艺需求 芯片带宽不一致导 致信号传输不稳定 芯片的堆叠让散热问题变得更加棘手 Chiplet之间的互连不直 接，功耗需要平衡 测试是一个挑战，要保证系统芯片能正常工作 •EMIB（嵌入式多芯片互联桥） •使用硅桥中介，实现异构芯片集成互连 •硅桥成本低、结构散热性好 芯片1芯片2 EMIB 先进封装是实现Chiplet的方式，目前行业内主要的先进封装工艺有倒装封装、晶圆级封装、2.5D/3D封装以及SiP系统级封装等，尤其后三者是行业焦点 倒装封装 •倒装封装(Flip-Chip)，是在I/O底板上沉积锡铅球，然后将芯片翻转加热，利用熔融的锡铅球与陶瓷机板相结合来替换传统的打线键合(WireBond) 引线 锡球 晶片正面朝上 基层 PCB 锡球 晶片正面朝下 基层 PCB 传统引线键合晶片倒装 • • • 系统中封装(SysteminPackage)，是将多种功能芯片， 包括处理器、存储器等功能芯片集成在一个封装内，从而实现一个基本完整的功能 SiP技术通过标准的片外焊线键合(WireBond)或焊料凸点(FlipChip)连接芯片 SiP可以垂直堆叠或水平平铺 Processorchip Memorychip 封装载板 PCB板 半导体SiP 主要先进封装工艺 晶圆级封装 行•晶圆级芯片封装技术(WaferLevelPackaging)是对整片晶圆进行封装测试后再切割得到单个成品芯 片的技术，封装后的芯片尺寸与裸片一致。其中扇入型利用RDL层将电信号向内扩展至芯片中心； 业扇出型则将电信号向外扩展至芯片外的区域，因此后者可连接更多引脚 关键指标提升 •除去引线，显著减小封装尺寸 •提高I/O引脚数量 •具有更好的电学性能，可突破传统封装的频率上限 •具有更强的散热性能 •先封装后切割，大幅降低封测后的 IC尺寸 •晶圆形式批量处理，加工效率高 关 注锡球 焦点 扇入型 晶片正面朝下 RDL层PCB 扇出型 环氧树脂 •扇出型封装提高引脚数量，互联密度最大化 •去除基板，均摊成本更低 2.5D /3D封装 •2.5D/3D封装是三维层面的多芯片堆叠封装工艺，其将多个芯 片进行堆叠封装，需使用TSV硅穿孔技术，对贴片机精度要求在2.5-3μm •其中2.5D封装技术是将不同芯片通过中介层将不同芯片进行电路连接，电路连接效率更高，速度更快；而3D封装技术是直接实现硅片或者芯片之间的多层堆叠 2.5D封装 3D封装 •封装尺寸和重量显著减小 •多芯片集成，封装性能和带宽显著提升 •有助于降低整体成本 系统级封装 •封装的内部结构和电气直接互连，免除其他步骤，降低成本 •减小封装体积与重量 •可降低整体功耗 •实现更高的集成度 先进封装技术在近十年间快速发展迭代，整体呈现出先进封装和芯片制造融合的趋势，台积电、Intel、三星等业内领先玩家均以高性能封装为下一世代重点投入方向 先进封装面世时间 2D/2.5D/3D 功能密度 应用领域 主要厂商 FOWLP2009 2D •智能手机、5G、AI CoWoS2012 2.5D •高端服务器、高端企业、HPC HMC2012 3D •高端服务器、高端企业、HPC Wide-IO2012 3D •高端智能手机 HBM2015 3D+2.5D •Graphics、高性能计算集群 INFO2016 2D •iPhone、5G、AI FOPLP2017 2D •移动设备、5G、AI EMIB2018 2D •Graphics、HPC Foveros2018 3D •高端服务器、高端企业、HPC Co-EMIB2019 3D+2D •高端服务器、高端企业、HPC TSMC-SoIC2020 3D •5G、AI、可穿戴或移动设备 X-Cube2020 3D •5G、AI、可穿戴或移动设备 低程度高程度 资料来源：灼识咨询9 行业分享框架 后摩尔时代，半导体行业聚焦： 1新集成——Chiplet 后摩尔时代，Chiplet模式有望延续摩尔定律的“经济效益” 2新材料——SiC SiC材料具备性能和应用优势，成为 后摩尔时代的新宠儿 10 制造高频、大功率和高密度集成的电子器件 禁带宽度更高 使通讯速度、信息容量与存储密度提升 大晶圆尺寸、窄线宽 砷化镓、