半导体行业专题研究：Chiplet：破局后摩尔时代，重塑半导体产业链价值

Chiplet：破局后摩尔时代，重塑半导体产业链价值 半导体 2022年10月30日 证券研究报告 行业研究 行业专题研究 半导体 Chiplet：破局后摩尔时代，重塑半导体产业链价值 2022年10月30日 本期内容提要: 看好 投资评级 半导体工艺节点持续推进，传统异构多核SoC难以为继。先进工艺节点下晶体管单位成本不断下降，但IC设计复杂度及设计成本不断提升，设计复杂度的提升也将对芯片良率产生影响，间接提高了整体制 看好 上次评级 造成本；此外，制程升级对芯片性能提升的边际收益缩窄，通常在15% 电子行业首席分析师莫文宇 执业编号：S1500522090001 联系电话：13437172818 邮箱：mowenyu@cindasc.com 左右，传统异构多核SoC方案下，摩尔定律走向瓶颈。 Chiplet技术改道芯片业，实现超越摩尔定律。Chiplet将满足特定功能的裸片通过die-to-die内部互联技术，实现多个模块芯片与底层基础 芯片的系统封装，实现一种新形式的IP复用。基于裸片的Chiplet方案将传统SoC划分为多个单功能或多功能组合的芯粒，在一个封装内通过基板互连成为一个完整的复杂功能芯片，是一种以裸片形式提供的硬核IP。在当前技术进展下，Chiplet方案能够实现芯片设计复杂度及设计成本降低，且有利于后续产品迭代，加速产品上市周期。 中美半导体产业博弈升级下国内先进制程发展受限，Chiplet为实现弯道超车的逆境突破口之一。继《瓦森纳协议》限制国内晶圆厂对EUV光刻设备的采购后，2022年8月美国签署《芯片与科学法案》继续限 信达证券股份有限公司 CINDASECURITIESCO.,LTD 北京市西城区闹市口大街9号院1号楼邮编：100031 制中国芯片制造业发展，国内晶圆厂在先进制程升级上受阻。此外，中国大陆部分IC设计企业被美国列入“实体清单”，无法在台积电、三星等晶圆代工厂进行先进制程代工。国内半导体产业在先进制程发展受限的情况下，可将Chiplet视为另一条实现性能升级的路径和产业突破口之一。 随着Chiplet技术生态逐渐成熟，国内厂商通过自重用及自迭代利用技术的多项优势，推动各环节价值重塑。产业链优质标的将在激增需求下获得崭新业绩增长空间，我们看好IP/EDA/先进封装/第三方测试/ 封测设备/IC载板优质标的受益于Chiplet浪潮实现价值重估。 投资评级：看好。 风险因素：Chiplet研发进展不及预期；下游需求不及预期。 目录 后摩尔时代下Chiplet技术改道芯片业，架构设计&先进封装双重驱动4 Chiplet重塑传统半导体产业链，细分赛道龙头迎来破局点7 IC封测：测试需求快速提升，OSAT加速布局先进封装技术高地9 IC载板：先进封装应用对载板需求拉动显著11 EDA/IP：3DIC封装技术发展开辟国内EDA/IP新机遇12 风险因素13 表目录 表1：主流Chiplet设计方案6 表2：主流Chiplet底层封装技术7 表3：Chiplet产业链关注标的（数据截止2022年10月27日，wind一致预期）9 表4：全球部分先进封装解决方案（2D/2.5D/3D）11 表5：全球主要提供Chiplet封装厂商解决方案汇总11 图目录 图1：不同工艺节点处于各应用时期的芯片设计成本（百万美元）4 图2：先进制程及先进封装发展情况4 图3：Chiplet通过die-to-die内部互联实现新形式IP复用5 图4：Chiplet在显著提高芯片良率的同时降低制造成本5 图5：Chiplet的实现为架构设计与先进封装两侧的共同作用6 图6：2020-2024E基于Chiplet技术半导体器件销售收入及增速（百万美元，%）8 图7：2024E前�大Chiplet应用终端营收结构（%）8 图8：台积电分技术节点销售结构（%）8 图9：台积电分地区销售结构（%）8 图10：Chiplet技术重塑传统半导体产业链9 图11：基于Chiplet技术的方案显著提升封测需求10 图12：大陆及全球芯片测试服务市场空间预测（亿元）10 图13：伟测科技主要客户情况10 图14：2021年伟测科技前�大客户营收占比（%）10 图15：先进封装市场空间及增速预测（百万美元，%）10 图16：2021-2026EIC封装基板全球市场空间（百万美元）12 图17：2017-2022E国内EDA/IP市场空间及增速（亿元，%）13 后摩尔时代下Chiplet技术改道芯片业，架构设计&先进封装双重驱动 异构多核SoC成传统大规模集成电路主流趋势。随着先进工艺节点不断推进，芯片线宽缩小下单颗芯片可容纳的晶体管数量不断提升，7nm工艺节点下80mm²裸片晶体管数量增长至近70亿个。传统大规模集成电路主流趋势为异构多核SoC，微处理器、模拟IP、数字IP、存储器等以同一种工艺制造方式被集成在单一芯片上，实 现芯片体积缩小及性能、可靠性的提高。 先进工艺节点下晶体管单位成本不断下降，但IC设计复杂度及设计成本不断提升。以先进工艺节点处于主流应用时期设计成本为例，工艺节点为28nm时，单颗芯片设计成本约为0.41亿美元，而工艺节点为7nm时，设 计成本快速提升至2.22亿美元。即使工艺节点达到成熟应用时期，设计成本大幅度下降的前提下，相较同一应用时期的上一代先进工艺节点，仍存在显著提升；此外，设计复杂度的提升也将对芯片良率产生影响，间接提高了整体制造成本。 图1：不同工艺节点处于各应用时期的芯片设计成本（百万美元） 600 500 400 300 200 100 0 65nm40nm28nm22nm16nm10nm7nm5nm 250% 200% 150% 100% 50% 0% 早期应用主流应用成熟应用设计成本较上一代制程成长 资料来源：IBS，芯原股份招股说明书，信达证券研发中心 此外，在工艺节点不断推进下，制程升级对芯片性能提升的边际收益缩窄，通常在15%左右，而先进封装技术迭代速度快于制造端。 图2：先进制程及先进封装发展情况 资料来源：Yole，信达证券研发中心 Chiplet将满足特定功能的裸片通过die-to-die内部互联技术，实现多个模块芯片与底层基础芯片的系统封装，实现一种新形式的IP复用。基于裸片的Chiplet方案将传统SoC划分为多个单功能或多功能组合的芯粒，在一个封装内通过基板互连成为一个完整的复杂功能芯片，是一种以裸片形式提供的硬核IP。 图3：Chiplet通过die-to-die内部互联实现新形式IP复用 资料来源：集成电路材料研究，SIP与先进封装技术，《后摩尔时代Chiplet技术的演进与挑战》，信达证券研发中心 在当前技术进展下，Chiplet方案能够实现芯片设计复杂度及设计成本降低。IC设计阶段将SoC按照不同功能模块分解为多个芯粒，部分芯粒实现模块化设计并在不同芯片中重复使用，能够实现设计难度降低，且有利于后续产品迭代，加速产品上市周期。 Chiplet的运用也将大幅提高大型芯片良率的同时降低芯片制造成本。高性能计算等领域巨大运算需求推动逻辑芯片运算核心数量上升，配套SRAM容量、I/O数量随之提升。Chiplet设计分割不同功能模块进行独立制造，提升良率的同时降低不良率造成的额外制造成本。根据Linley测算，7nm方案下Chiplet良率改善0.8x，制造成 本降低至传统方案的0.87倍。 图4：Chiplet在显著提高芯片良率的同时降低制造成本 资料来源：LinleyGroup，信达证券研发中心 我们认为，Chiplet的实现需要架构设计与先进封装两侧的共同作用。架构侧为实现“分”的关键，需要考虑访问频率、缓存一致性等；先进封装侧为“合”的关键，功耗、散热、整体成本为主要影响因素。 图5：Chiplet的实现为架构设计与先进封装两侧的共同作用 资料来源：云岫资本，AMD，TSMC，Samsung，CSDN，半导体行业观察，信达证券研发中心 目前主流架构设计方案可分为两类：（1）基于功能划分多个Chiplet，通过不同Chiplet组合封装，实现不同类型产品，典型代表为Lego、AMDZen2/3；（2）单一Chiplet包含独立完整功能集合，通过多个Chiplet组合实现性能线性增长，典型代表为AppleM1Ultra及IntelSappireRapids。苹果方案通过自研封装技术堆叠两颗M1 Max芯片，两颗芯片间具备超过2.5TB/s带宽且极低延时互联能力，使M1Ultra获得两倍算力，同时在软件层面将M1Ultra作为完整芯片，从而不增加额外软件修改和调试负担。 表1：主流Chiplet设计方案 类型典型代表方案概述图示 基于功能划分到多个Chiplets，单个Chiplet不包含完整功能集合，通过不 Lego 采用computedie和I/Odie组合的形式进行不同Chiplets功能拆解。在computedie（CPU/AI）设计时采用先进工艺，获得顶级的算力和能效，在I/Odie设计时采用成熟工艺，在面积与先进工艺差别不大的情况下获得成本收益。并且不同的Chiplets的数量和组合形式都可以灵活搭配，从而组合出多种不同规格的云端高性能处理器产品。 同Chiplets组合封 装实现不同类型的产品 单个Chiplet包含较 为独立完整的功能集合，通过多个Chiplets级联获得性能的线性增长 AppleM1Ultra 通过Apple自研封装技术堆叠两颗M1Max芯片， 使两颗芯片间拥有超过2.5TB/s带宽且极低延时的互联能力，使M1Ultra直接获得两倍M1Max算力，同时在软件层面依然可以将M1Ultra当做一个完整芯片对待，而不会增加额外的软件修改和调试的负担。 采用CCD和CIOD组合的形式进行不同Chiplets 功能拆解。在CCD设计时采用最先进工艺，获得顶级的算力和能效，在CIOD设计时采用成熟工艺，在面积与先进工艺差别不大的情况下获得成本收益。并且CCD本身按照两个4C8Tcluster组合的形式设计，可以适应AMD从Desktop到Server的架构需求，根据场景选择CCD数量和设计对应的CIOD即可，灵活度非常高。 AMDZen2/3 IntelSappireRapids 通过两组镜像对称的相同架构的buildingblocks组合4个Chiplets，获得4倍性能和互联带宽。每个基本模块包含计算部分、memoryinterface部分、I/O部分。通过将上述高性能组件组成基本的buildingblock，再通过EMIB技术进行Chiplet互联，可以获得线性性能提升和成本收益。 资料来源：中微创芯科技，半导体芯闻，复睿微，信达证券研发中心 支持Chiplet技术的主流底层封装技术目前主要由台积电、ASE、Intel主导。目前三种方案中，Intel主导的EMIB 技术实现的集成度和制造良率更高，但EMIB需要封装工艺配合桥接芯片，技术门槛和复杂度较高。 表2：主流Chiplet底层封装技术 底层技术类型方案概述图示 MCM（Multi-ChipModule） 通过封装基板走线将多个芯片互联。走线距离和范围在10mm~25mm，线距线宽大约10mm量级，单条走线带宽大约10Gbit/s量级。由于MCM可以通过基板直接连接各个芯片，通常封装的成本会相对较低，但是由于走线的线距线宽比较大，封装密度相对较低，接口速率相对较低，延时相对较大。 CoWoS （Chip-on-Wafer-on-Substrate） CoWoS-R 基于CoWoS-S技术引入InFO技术中的RDL， RDL中介层具有相对机械柔韧性，增强了封装连接的可靠性，并允许新封装可以扩大其尺寸以满足更复杂的功能需求，从而有效支持多个Chiplets之间进行高速可靠互联。 基础CoWoS技术，可支持超高集成密度，提供不 CoWoS-S超过两倍掩膜版尺寸的硅中介层，通常用于