多层电子系统的时间缩放理论

研报总结

核心观点

• 摩尔定律的终结：传统的基于几何缩放的摩尔定律已不再适用，因为单纯缩小晶体管尺寸带来的性能提升已逐渐消失，先进节点的制造成本过高，且每晶体管成本不再下降。
• τ缩放原则：提出以时间常数τ作为衡量电子系统进步的主要指标，通过在各个层级（晶体管、电路、芯片、系统）中减少τ来实现系统性能的提升。
• LogicFolding技术：在移动SoC中，通过LogicFolding设计方法，将数字、模拟和存储电路垂直堆叠，实现晶体管密度提升55%，功耗降低41%。
• AI系统中的τ缩放：在AI系统中，通过Unified Bus系统布线、Hi-ONE光互连和3D Folding封装技术，实现系统τ的显著降低，硬件集成度预计到2035年将增长100倍以上。
• 逻辑和存储的重新融合：AI时代，数据移动的重要性日益凸显，逻辑和存储需要更紧密的融合，这将改变供应链的权力格局。

关键数据

• LogicFolding技术在Kirin 2026 SoC中实现了晶体管密度从155 MTr/mm²到238 MTr/mm²的飞跃。
• LogicFolding技术使SoC性能核心的最大时钟频率提升了13%，SRAM工作频率提升超过40%。
• Unified Bus技术将远程访问延迟从微秒级降低到纳秒级，降低了500倍。
• Hi-ONE技术实现了8 Tb/s的模块带宽，并可将SerDes传输距离缩短至5厘米。
• AI硬件集成度预计到2035年将增长100倍以上。

研究结论

• τ缩放原则是继Dennard缩放后的首个涵盖整个计算栈的统一优化目标。
• LogicFolding和Unified Bus、Hi-ONE等技术验证了τ缩放原则的可行性。
• 逻辑和存储的重新融合是AI时代的重要趋势。
• 未来需要开发τ原生的工具链、标准和基准测试方法。

开放性挑战

• 需要开发τ原生的EDA工具链和方法论。
• 需要应对晶圆间工艺变化带来的挑战。
• 需要降低垂直互连的开销。
• 需要在降低τ的同时控制能耗。
• 需要建立τ基准测试方法。