多层电子系统的时间缩放理论

核心观点与背景

半导体行业经历了基于摩尔定律的几何缩放时代，但该模式在7纳米节点后已失效。几何缩放带来的成本和性能优势不再，先进节点的制造成本过高，且晶体管价格不再下降。因此，需要新的缩放原则。

τ缩放原则

提出τ缩放原则，将时间作为衡量进步的主要指标，通过系统性地减少特征时间常数τ来优化整个计算栈。τ包括晶体管、电路、芯片和系统层的时间常数，其目标是在十二个数量级的范围内进行统一优化。

关键技术与成果

1. LogicFolding：一种将数字、模拟和存储电路分区到垂直堆叠的活性层中的设计方法，在固定制程节点上实现55%的晶体管密度提升和41%的能效提升。
2. Unified Bus (UB)：一种系统级总线，通过单一协议替代多层协议栈，将远程访问延迟从微秒级降低到纳米级，实现约两个数量级的延迟降低。
3. Hi-ONE：一种近封装光学I/O引擎，提供8 Tb/s的带宽，将SerDes传输距离从100厘米缩短到5厘米，并支持100米的传输距离。
4. 3D Folding：通过将电源、高速内存和光学I/O从边缘迁移到表面，解决2.5D AI芯片的扩展困境，实现硬件集成度超过100倍的提升。

研究结论

• τ缩放原则自Dennard缩放以来首次为整个计算栈建立了统一的优化目标。
• 通过τ优化，可以在固定制程节点上持续提升性能和能效。
• AI系统中的数据传输时间与计算时间同等重要，逻辑和存储需要重新融合。
• 未来十年，τ优化将成为半导体行业的主要发展方向，需要跨行业合作推动工具链、标准、基准和物理模型的进步。

预测

• 2031年，晶体管密度将达到400 MTr/mm²以上。
• 2029年，CPU性能核心频率预计达到4 GHz以上。
• 2035年，AI硬件集成度预计增长超过100倍。