先进封装赋能AI计算，国内龙头加速布局

先进封装本质目的是增加触点连接，以代替制程提升。量子隧穿效应导致先进制程的研发制造成本过高，而良率过低，先进封装技术能够弥补制程提升的困难。先进封装技术的本质为提升连接效率。其中，重布线层技术（RDL）重新布局裸片I/O触点，支持更多、更密引脚，广泛用于晶圆级封装（WLP）；硅通孔技术（TSV）通过将芯片的焊点打穿、在通孔里填充金属材料实现芯片与芯片、芯片与基板的垂直连接，是2.5D和3D封装的关键解决方案；凸块技术使用凸点（bump）代替传统引线，增加触点、缩小传输距离和电阻；混合键合技术（Hybrid Bonding）通过将芯片或晶圆平面上的铜触点抛光后进行退火处理，使得连接平面完全贴合，以无凸点（Bumpless）的方式缩减连接距离和散热能力。先进封装对制造设备精度、无尘环境、测试精度要求极高。技术升级方向为增加连接效率（如使用玻璃基板代替有机基板）和降低成本（如使用“硅桥”代替硅中介层）。 先进封装赋能高速计算，算力需求提升，先进封装产能供不应求。先进封装主要通过两方面提升逻辑芯片的算力：一、提升处理器集成度，从而提升性能；二、提升处理器和存储器间的连接带宽、减小连接功耗，从而解决“内存墙”和“功耗墙”，提升芯片算力。随着AI大语言模型市场的发展，模型训练和推理应用所需算力不断提升；国内新入局AI企业众多，智算芯片需求旺盛。根据IDC，至2026年，国内智算规模可达2023年的3倍。与此同时，供给端高性能GPU产能明显不足，先进封装产能成为主要瓶颈。2023年8月，英伟达表示计划2024年将H100产能拉高至少3倍。2023年9月，台积电表示CoWoS产能只能尽量满足客户80%的需求。先进封装发展前景、国产替代空间广阔。 先进封装行业壁垒高，专业封测厂商不具优势；海外龙头加速扩产，国内企业追赶。先进封装行业壁垒高，且相比OSAT厂，Fab厂和IDM厂更具优势，主要原因有二：第一，技术精度高，且高度依赖晶圆制造技术、与芯片设计环节的协同，例如重布线层(RDL)、硅通孔(TSV)、混合键合(HB)需要在裸晶本体上进行线路设计、刻蚀、电镀，晶圆厂在技术和硬件方面更有优势；第二，晶圆厂主导了先进封装领域的技术路线和订单分配，封装厂需要与上游厂商密切合作以获取订单。面对高增需求，海外龙头加大扩产力度，但扩产难度大、周期长。台积电、三星、英特尔、日月光纷纷增加先进封装产线，但由于上游设备供应不足等原因，扩产周期普遍达2-3年。与此同时，国内龙头积极布局先进封装领域。 长电科技聚焦XDFOI新技术、2.5D/3D技术的量产；通富微电聚焦消化高端CPU、GPU封装产能，现已涉及AMDMI300的封装；甬矽电子积极研发Fan-in/Fan-out、2.5/3D晶圆级封装相关技术，并大力建厂扩产，未来营收增长空间广阔。 风险提示：AI算力需求增长不及预期；先进封装技术进展缓慢；国产替代不及预期。 1.先进封装的基本逻辑是增加触点连接，解决摩尔上限 1.1.纳米制程因量子隧穿效应及高成本低良率，提升困难 半导体制程工艺因量子隧穿效应及高成本低良率，难以继续提升。半导体及芯片发明以来，主流的发展方向是对摩尔定律的延伸，不断缩小晶体管的制程。缩小制程能够缩小芯片尺寸、提升芯片承载晶体管数，从而提升芯片算力、速度及性能、减小功耗、降低成本。随着制程工艺进入纳米级别，制程的提升越发艰难。主要的阻碍来自两方面。 图1：台积电芯片制程发明年份 量子隧穿效应（短沟道效应的一种）使得晶体管漏电、芯片发热，导致芯片性能下降、功耗增加。晶体管的工作原理是通过对栅极(Gate)施放电压，控制沟道中的自由电荷，以控制从源极(Source)到漏极(Drain)的电流通断，从而传递出0或1的电信号。当栅极两端电压为0时，源极和漏极之间没有自由电荷，无法通电；当栅极两端存在方向正确的电压时，源极和漏极间便存在被吸引来的自由电荷，电路导通。制程，即为栅极或沟道的等效宽度。当缩小沟道宽度至一定数值时，即使栅极两端电压为0，由于微观电荷的随机运动，源极和漏极间依旧有电流流过，栅极不再能够控制电流的通断，晶体管性能大打折扣，因“漏电”产生的热量亦增加了功耗。虽然该技术难题已在部分实验室利用碳化硅等新材料取得小规模突破，但尚未发展至可商业化的程度。 图2：MOSFET晶体管横截面图 图3：量子隧穿效应示意图 先进制程芯片的研发和制造成本高居不下，良率却越来越低。根据IBS和Gartner的预测，自进入先进制程时代以来，芯片的设计成本不断飙升， 5nm 的总设计成本高达约5亿美元。EUV光刻机、掩膜等价格随技术要求提升也不断增加，拉高了芯片代工成本。与此同时，小制程芯片的良率却越来越低。2023年，有消息称台积电的 3nm 良率在55%左右，腰斩的良率也使苹果为其iPhone15Pro中内置的A17处理器芯片谈下了更便宜的价格。根据韩国媒体Chosunbiz的消息，三星和台积电的 3nm 半导体良率均难以超过60%。低良率显然增加了芯片的制造成本和销售压力。基于此，主流厂商转而企图利用先进的封装技术，以期在不牺牲小制程芯片高性能、小体积、低功耗的基础上降低成本，弥补先进制程前进的困难。 图4：各制程芯片设计成本预测 图5：ASML历年EUV光刻机单价 图6：将Chiplet紧密连接以替代整块芯片的先进封装技术 1.2.封装技术的迭代规律提升本质是提高连接效率 封装技术的迭代过程实际是连接效率不断提高的过程。传统封装时代，封装采用通孔插装、表面贴装方式，引脚密度小、传输距离长、带宽小、电阻大，传输效率低下。 20世纪90年代，焊球连接技术取代引线，增加了接触面积和引脚密度，减小了传输距离和电阻，芯片尺寸因此得到缩减。2000年以后，正式进入先进封装时代。晶圆级封装缩小了芯片尺寸，RDL、中介层、TSV等技术提升了芯片的堆栈密度和性能，Microbump和混合键合技术进一步缩小了触点间距和堆栈高度。封装技术的迭代增加了引脚密度和带宽、缩小了传输距离和电阻，实际上提高了连接效率。 图7：封装技术发展历程 先进封装技术的本质目的为进一步增加连接效率。为实现小制程芯片通过将小体积晶体管高密度排布获得的多功能、大算力，先进封装技术聚焦增加芯片间的连接效率（减小信号延迟、功耗，提升传输速率），提升连接的紧密度。增加连接效率，一般通过缩小触点距离以增加触点密度，以及缩小芯片与芯片、芯片与基板间的距离两方面实现。 先进封装技术主要有： 重布线层技术(RDL)。芯片的I/O触点通常分布在边缘或四周，直接进行封装会因缺少引线或引线过于密集而导致连接受限。RDL技术能够将裸片的触点重新布局到空间较为宽松的芯片中间，并使得接口处凸点面积更大、数量更多。当下的RDL技术能够将线距缩小至1-10μm的范围。 图8：RDL技术示意图 RDL技术使芯片在封装后支持更多的引脚，以增加芯片的算力、芯片间的连接。 该优势广泛体现在晶圆级封装(WaferLevelPackage)中。晶圆级封装主要分为扇入型晶圆级封装(Fan-inWLP)和扇出型晶圆级封装(Fan-outWLP)，扇入型晶圆级封装利用RDL在芯片原有区域增加了触点，扇出型晶圆级封装则使用环氧塑封材料适当拓展芯片面积，同时利用RDL进行触点的二维延伸。 图9：传统封装及晶圆级封装 图10：扇入型及扇出型晶圆级封装 RDL技术能够代替中介层，从而缩小连接距离，提升传输速率。该技术能够在垂直堆叠封装时直接连接芯片和基板，为封装系统缩小减薄，提高集成度。台积电的InFO(IntegratedFan-out)系列封装技术即体现了该优势。与传统的垂直堆叠先进封装技术（如PoP等）不同，InFO没有使用硅中介层，而是在最底层逻辑芯片上进行了扇出塑封，并利用RDL技术在塑封区域布局上下连通的电路，以连接上层芯片和基板。该连接方式被称为TIV(Through-InFO-Via)。InFO首用于iPhone7，并助力台积电收获苹果A10芯片的全部订单。 图11：InFO技术示意图 硅通孔技术(TSV)。为了缩小传输距离，人们使用堆叠芯片的方式进行封装。硅通孔技术通过将芯片的焊点打穿，并在通孔里填充金属材料（主要为铜），使芯片与芯片、芯片与基板实现垂直互连。比起传统的平铺芯片或者引线互连堆叠芯片，利用TSV的先进封装能够大幅缩小连接距离、提升连接效率。 图12：TSV技术示意图 图13：平面互连与垂直互连对比图 图14：引线互连与TSV对比图 硅通孔技术是实现2.5D及3D封装的关键解决方案。台积电的CoWoS封装中采用了大量TSV技术，其传输的高速和可靠性使之成为了AI（如英伟达A100、H100，AMDMI300）等高性能芯片的主流选择。 图15：台积电CoWoS结构示意图 凸块技术(bumping)。该技术使用凸点(bump)代替传统引线，能够增加I/O触点密度，缩短传输距离。不同于要求焊盘分布于芯片四周的引线键合技术，面分布的凸点阵列允许I/O触点分布于芯片中间，大幅提高空间利用率和触点密度；利用倒装技术(Flip-Clip)和凸点垂直连接各芯片，也比引线键合的电路距离更短。 凸块技术主要分为球栅阵列焊球(Ball-Grid-ArraySolderBall,BGAball,直径0.25-0.76mm)；倒装凸点(Flip-ChipSolderBump,FCBump)，也被称为可控塌陷芯片焊点(ControlledCallapseChipConnectionsolderjoint,C4solderjoint,直径100-150μm)；微凸点(microbump,直径可小至2μm）。连接凸点时通常利用热压键合技术(ThermalCompressiveBonding)熔化焊球并使之冷却融合，并填入底部填充剂提高芯片机械性质。如今，微凸块的直径和间距仍在不断缩小。 图16：各键合技术的触点密度 图17：热压键合技术流程示意图 混合键合技术(HybridBonding)能够解决接点间距(Pitch)缩小时出现的问题，进一步提升接点密度、提升连接效率。当接点间距微缩至10微米左右时，焊锡球尺寸过小，容易在加热熔化过程中完全反应变质，降低导电性能；植球回流过程中两相邻焊锡球容易碰触在一起，导致芯片失效。混合键合技术通过将芯片或晶圆平面上抛光后凹陷的CuBump进行退火处理，使得Cu略微膨胀，两平面完全贴合，以无凸点(Bumpless)的方式缩减连接距离、提升接点密度、散热能力、信号传输准确度，从而降低能耗、提升效率。相比微凸点，混合键合技术能使I/O引脚密度增加5-10倍。当下，混合键合技术主要用于晶圆级封装，在晶圆制造环节即设计铜触点连接两片晶圆，切割后成为一体化的封装模块。 图18：混合键合技术流程示意图 图19：Wafer-to-WaferHybridBonding技术示意图 图20：各凸点技术信号传输流失程度与频率的关系 台积电、三星、英特尔领衔发展混合键合技术。当前，台积电的SoIC技术、三星的X-Cube技术、英特尔的FoverosDirect技术均运用了铜对铜直接键合的方式。使用SoIC的AMD锐龙75800X3D游戏台式处理器和锐龙7000X3D卓越游戏处理器率先实现量产。 图21：代表厂商混合键合技术应用及性能提升 1.2.1.技术难点主要在于精度不足 随着I/O触点密度的不断提升，先进封装对技术精密度的需求也不断提高。以1.2中三项核心技术为例，RDL重布线层中电线距离、TSV通孔距离和粗细、凸点直径和间距缩小，要求设计制造技术和设备的不断精进。以混合键合技术为例，由于触点平面需要完全接触，且触点距离极小（一般在10微米内），在设计环节即需要保证两平面触点的严格对应（误差不得超过1微米）。在制造环节，在铜材料沉积至裸片后，对其进行的化学机械抛光(CMP)需要保证铜表面非常光滑并适当凹陷，以保证平面在加热熔化后绝对贴合。在贴装环节，布满细密铜触点的裸片必须