集成芯片与芯粒技术白皮书22页

2023集技术成白芯皮片书与芯粒 中集国成计芯算片机前学沿会技集术成科电学路基专础业专委家员组会中国计算机2学0会23容年错1计0算月专业委员会 致谢2023集技术成白芯皮片书与芯粒 在本白皮书的编写过程中，国内多位集成芯片和芯粒 领域专家参与了讨论和编写，他们的专业知识和科学洞察对于白皮书的形成和定稿起到了重要作用。在此，对参与本白皮书编写工作的所有同仁表达由衷感谢。 说明： 本白皮书基于“集成芯片前沿技术科学基础”专家组组织的多次讨论内容，由秘书组全体成员共同整理和编写而成。在编写过程中，为了更全面地呈现本领域相关技术，编写组增加了部分技术调研内容和趋势判断分析。集成芯片作为一个新兴领域，其涉及的概念和技术仍处于不断发展之中，我们也意识到本白皮书中可能存在内容阐述不够充分、不够系统的问题，也诚恳欢迎提出宝贵建议。 联系人：韩银和（中国科学院计算技术研究所），秘书组组长邮箱：yinhes@ict.ac.cn Contents 录 目2023集技术成白芯皮片书与芯粒 01前言01 1.1背景01 1.2本白皮书的意义02 02集成芯片的内涵03 2.1集成芯片与芯粒的定义03 2.2集成芯片是集成电路性能提升的第三条路径04 2.3集成芯片将引导集成电路设计的新范式06 2.4集成芯片的现状和趋势07 03集成芯片的架构与电路设计09 3.1从集成芯片到芯粒:分解与组合的难题09 3.2芯粒间互连网络11 3.3多芯粒系统的存储架构13 3.4芯粒互连的接口协议15 3.5芯粒间的高速接口电路16 3.6集成芯片大功率供电电路17 04集成芯片EDA和多物理场仿真19 4.1集成芯片对自动化设计方法与EDA工具的新需求19 4.2芯粒间互连线的电磁场仿真与版图自动化20 4.3芯粒尺度的电—热—力多场耦合仿真21 4.4集成芯片的可测性和测试22 05集成芯片的工艺原理24 5.1RDL/硅基板(INTERPOSER)制造工艺24 5.2高密度凸点键合和集成工艺25 5.3基于半导体精密制造的散热工艺26 06白皮书观点:集成芯片的挑战与机遇28 6.1从堆叠法到构造法的集成芯片，是符合我国国情和产业现状的一条现实发展道路28 6.2集成芯片的三大科学问题与十大技术难题29 07参考文献31 01前言 PARTONE 2023集技术成白芯皮片书与芯粒 1.1背景 集成电路是现代信息技术的产业核心和基础。随着信息技术的不断发展，人工智能、自动驾驶、云计算等应用通常要分析和处理海量数据，这对计算装置的算力提出了全新的要求。例如，在人工智能领域，人工智能大模型的算力需求在以每3-4个月翻倍的速度增长。然而，集成电路设计遇到“功耗墙”、“存储墙”、“面积墙”，传统集成电路尺寸微缩的技术途径难以推动算力持续增长。另一方面，在“万物智能”和“万物互联”的背景下，产业应用呈现出“碎片化”特点，需要探索新的芯片与系统的设计方法学，满足应用对芯片敏捷设计的要求。 在这样的背景下，需要一种新的技术途径，可以进一步突破芯片算力极限、降低芯片设计复杂度。集成芯片是芯粒级半导体制造集成技术，通过半导体技术将若干芯粒集成在一起，形成新的高性能、功能丰富的芯片。通过芯粒的复用和组合，可快速满足多种多样的应用需求，带来芯片设计、制造、下游需求等全产业链的变革。 对于我国而言，集成芯片技术对于集成电路产业具有更加重要意义。由于我国在集成电路产业的一些先进装备、材料、EDA以及成套工艺等方面被限制，导致我国短期内难以持续发展尺寸微缩的技术路线。集成芯片技术提供了一条利用自主集成电路工艺研制跨越1-2个工艺节点性能的高端芯片技术路线。同时，我国集成电路产业具有庞大市场规模优势，基于现有工艺制程发展集成芯片技术可以满足中短期的基本需求，并可借助大规模的市场需求刺激集成芯片技术的快速进步，走出我国集成电路产业发展特色，并带动尺寸微缩路径和新原理器件路径的共同发展。 本技术白皮书邀请了集成芯片与芯粒领域的优势研究力量，详实分析了集成芯片的技术途径和国内外发展现状，总结了我国在集成芯片领域的基础优势和面临的挑战，希望能够为技术规划、技术攻关、产业政策等提供参考。在撰写过程中，有很多未尽之处和编委们的知识所限，也请批评指正。 01前言 02集成芯片的内涵 PARTTWO 2023集技术成白芯皮片书与芯粒 1.2本白皮书意义 本白皮书阐述了集成芯片与芯粒的内涵、集成芯片架构与电路设计技术、集成芯片EDA和多物理场仿真技术、集成芯片的工艺原理，最后介绍了集成芯片的设计挑战与机遇。具体结构如下： 第一章介绍了发展集成芯片和芯粒的重要意义以及本技术白皮书的内容。第二章概述了集成芯片与芯粒的内涵。 第三章分析了集成芯片架构与电路设计技术，详细阐述集成芯片设计方法、多芯粒并行架构、芯粒互连接口协议以及芯粒间高速接口电路等关键技术。 第四章分析了集成芯片EDA和多物理场仿真的相关技术，包括集成芯片布局布线EDA、芯粒尺度的电-热-力多场耦合仿真以及集成芯片的可测性与测试技术。 第五章分析了集成芯片的工艺原理，包括RDL/硅基板（Interposer）制造工艺、高密度凸点键合和集成工艺、基于半导体精密制造的散热工艺等。 第六章讨论了集成芯片的设计挑战与机遇，为未来集成芯片的发展提供参考路径。 在高性能芯片发展受制的背景下，从我国的产业现状出发，发展集成芯片——这条不单纯依赖尺寸微缩的新路径，是我国集成电路领域的重要的发展方向。本白皮书希望学术界和产业界更广泛而深 2.1集成芯片与芯粒的定义 传统集成电路是通过将大量晶体管集成制造在一个硅衬底的二维平面上形成的芯片。集成芯片是指先将晶体管集成制造为特定功能的芯粒（Chiplet），再按照应用需求将芯粒通过半导体技术集成制造为芯片。其中，芯粒（Chiplet）是指预先制造好、具有特定功能、可组合集成的晶片（Die），也有称为“小芯片”，其功能可包括通用处理器、存储器、图形处理器、加密引擎、网络接口等[1]-[10]。硅基板（SiliconInterposer），是指在集成芯片中位于芯粒和封装基板（Substrate）之间连接多个芯粒且基于硅工艺制造的载体，也有称为“硅转接板”、“中介层”。硅基板通常包含多层、高密度互连线网络、硅通孔(ThroughSiliconVia,TSV)和微凸点(MicroBump)，保证了电源、数据信号在芯粒之间和封装内外的传输，而且可以集成电容、电感等无源元件和晶体管等有源电路。 集成芯片 芯粒/chiplet 入地了解集成芯片和芯粒技术，共同推进集成芯片技术蓬勃发展。 硅基板 重大突破 集成突破单芯片光刻面积瓶颈 突破封装连接极限突破设计周期制约 2023集成芯片与芯粒技术白皮书 3 图2.1集成芯片与芯粒的定义 集成芯片的概念源于2010年台积电的蒋尚义博士提出的“先进封装”概念，他提出可以通过半导体互连技术连接两颗芯片，从而解决单芯片制造的面积上限，解决板级连接的带宽极限问题。而后，时任美国美满电子公司总裁的周秀文博士（SehatSutrardja）将“模块化”设计思想与方法进一步融入。经过多年学术界和企业的发展，“先进封装”已无法涵盖多芯粒集成后所形成的新系统的科学与技术，于是在2022年自然科学基金委召开的双清论坛上，孙凝晖院士、刘明院士以及蒋尚义先生等我国学者在凝练相关基础技术后提出“集成芯片（IntegratedChips）”这一概念替代“先进封装”、“芯粒”等称谓，用于表达其在体系结构、设计方法学、数理基础理论、工程材料制造等领域中更丰富的含义。 集成芯片设计对比传统的集成电路单芯片设计可实现如下突破: 首先，它可实现更大的芯片尺寸，突破目前的制造面积局限，推动芯片集成度和算力持续提升；其次，它通过引入半导体制造工艺技术，突破传统封装的互连带宽、封装瓶颈；最后，它通过芯粒级的IP复用/芯粒预制组合，突破规模爆炸下的设计周期制约，实现芯片的敏捷设计。 除了上述技术突破外，集成芯片还能获得成本上的收益。传统的单一芯片制造尺寸越大，制造过 2 02集成芯片的内涵 程中的缺陷率和成本越高。而芯粒技术允许将一个大尺寸的芯片拆分为多个小尺寸的芯粒，每个芯粒独立进行制造。由于芯粒尺寸相对较小，可以更好地控制制造过程，减少制造缺陷率和成本。另外，不同芯粒可用不同的工艺制程完成，突破单一工艺的局限。例如，可以将传统的电子芯片与光电子器件集成在同一芯片上，实现光电混合芯片。这种光电混合芯片结合了电子和光子的优势，可以在高速数据传输、光通信、光计算等领域发挥重要作用。上述技术也能够实现更多种类的新型芯片。例如，集成传感器、处理器、无线通信模块和人工智能加速器等多种功能，可以构建出具备感知-存储-计算-通信-控制一体的智能芯片。 在集成芯片发展过程中，有一些并行发展的概念。集成芯片和封装、微系统主要区别在于设计方法与制造技术。集成芯片是自上而下的构造设计方法，芯粒的功能是由应用分解得到的，而不是基于现有模组、通过堆叠设计方法实现性能和功能的扩展。集成芯片基于半导体制造技术实现集成，无论连接和延迟，都接近于芯片而不是PCB或者有机基板，因此最早做集成芯片工作的是台积电等芯片制造厂商。另外，我国科学家也提出了晶上系统[13]和集成系统[14]等概念，在技术理念上与集成芯片有很多类似之处，相比而言，集成芯片更侧重于综合性和面向芯片形态。 2.2集成芯片是集成电路性能提升的三条路径 从技术上看，目前主要有三条提升芯片性能的发展路径，如图2.2所示，三条技术路径从不同维度共同推动集成电路的发展。 2023集技术成白芯皮片书与芯粒 图2.3提升芯片性能的第一条路径:摩尔定律 随着集成电路工艺进入5nm以下，尺寸微缩接近物理极限，单纯依靠缩小晶体管尺寸提高芯片性能的空间变小，同时带来了成本与复杂度的快速提高。芯片散热能力、传输带宽、制造良率等多种因素共同影响，形成了芯片功耗墙、存储墙、面积墙等瓶颈，限制了单颗芯片的性能提升。可以说，摩尔定律的放缓已成为国际和我国集成电路发展的重大挑战。 第二条路径是通过发展新原理器件，研发新材料，实现单个晶体管器件的性能提升。随着铁电存储器FeRAM、阻变存储器RRAM、磁存储器MRAM、相变存储器PCM、铁电晶体管FeFET等多种新原理器件的发展，结合宽禁带半导体、二维材料、碳纳米管等新材料的研究，探索超越传统CMOS器件性能/能效的新型器件和突破冯诺依曼架构的新型计算范式成为一个重要的研究领域。然而，新原理器件是面向未来的芯片性能提升发展路径，从科学研究到实际应用的周期通常较长，难以在短时间内解决当前高性能集成电路芯片受限的挑战。 二维材料 第 二FeFET 条 路FeRAM : 径 新PCM 器 3D集成 光电集成 晶圆级集成 大芯片 件ReRAM 新 2.5D集成 材MRAM 料 碳纳米管 FinFETGAA 高K材料 EUV CFET 第一条路径：尺寸微缩 图2.2提升芯片性能的三条路径 第一条路径是通过将晶体管的尺寸不断微缩实现集成密度和性能的指数式提升，也被称为遵循“摩尔定律”的发展路径。1965年戈登·摩尔指出，集成电路的晶体管数目大约每18-24个月增加一倍。摩尔定律、登纳德缩放定律、以及同时期的体系架构创新，包括指令级并行、多核架构等，共同推动了芯片性能随工艺尺寸微缩的指数式提升。 图2.4提升芯片性能的第二条路径:新原理器件 随着技术体系和产业生态逐渐构建，集成芯片将发展为芯片性能提升的第三条主路径。芯片的性能主要取决于芯片集成的晶体管规模，而晶体管规模又取决于芯片制造面积。集成芯片路径能够有效突破芯片制造的面积墙瓶颈。芯片的“面积墙”，是指单颗芯片的制造面积受限于光刻机可处理的极限尺寸和良率。一方面，最先进的高性能芯片（如NVIDIAH100GPU等）面积正在接近光刻面积极限。同时，单芯片良率随面积增长快速下降，在高成本的先进工艺下，该问题更加具有挑战性。