走进“芯”时代系列之七十六—HBM之“设备材料”深度分析：HBM迭代，3D混合键合成设备材料发力点

证券研究报告半导体行业深度报告领先大市-A（维持） 走进“芯”时代系列之七十六—HBM之“设备材料”深度分析 HBM迭代，3D混合键合成设备材料发力点 分析师：孙远峰S0910522120001分析师：王海维S0910523020005 2024年3月4日 本报告仅供华金证券客户中的专业投资者参考请仔细阅读在本报告尾部的重要法律声明 HBM技术迭代，3D混合键合助力设备材料 HBM加速迭代，市场空间足：HBM突破“内存墙”，实现高带宽高容量，成为AI芯片最强辅助，我们认为HBM将持续迭代，I/O口数量以及单I/O口速率将逐渐提升，HBM3以及HBM3e逐渐成为AI服务器主流配置，且产品周期相对较长，单颗容量及配置颗数逐步增加，预计HBM4于2026年发布。2024年全球HBM市场有望超百亿美元，市场空间足，国产供应链加速配套。 HBM3海力士率先引入MR-MUF，HBM4剑指混合键合：当前HBM采用“TSV+Bumping”+TCB键合方式堆叠（TSV一般由晶圆厂完成，封测厂可在堆叠环节进行配套），但随着堆叠层数的增加散热效率很差，TCB不再满足需求，海力士率先引入MR-MUF回归大规模回流焊工艺，芯片之间用液态环氧模塑料作为填充材料，导热率比TC-NCF中的非导电薄膜高很多，但海力士也预计HBM4会引入混合键合HybridBonding方案，取消互连凸块。我们预判当前HBM主流依然是TCB压合，MR-MUF方案为过渡方案，未来混合键合是大趋势。液态塑封料LMC依然是晶圆级封装至关重要的半导体材料之一。 混合键合与TSV是3D封装的核心，HBM“连接”与“堆叠”带来设备材料端发展新机遇：混合键合分为晶圆对晶圆W2W和芯片对晶圆D2W，3DNAND使用W2W，典型案例为长鑫存储的Xstacking，CMOS层+存储层采用W2W混合键合方案，预计HBM未来亦会采用W2W方案，W2W与D2W方案相比一般应用于良率非常高的晶圆，避免损失。根据我们产业链研究，混合键合将充分带动永久键合设备与减薄+CMP需求，根据BESI官方数据，预计存储领域未来贡献混合键合设备明显增量，保守预计2026年需求量超过200台，减薄+CMP亦成为重要一环。当前HBM方案主要带动固晶机、临时键合与解键合、塑封装备以及TSV所需的PECVD、电镀、CMP等设备；材料端则是TSV电镀液、塑封料等。 相关标的：包括封测环节：通富微电（先进封装）、长电科技（先进封装）等；设备环节：拓荆科技（PECVD+ALD+键合设备）、华海清科（减薄 +CMP）、华卓精科（拟上市，键合设备）、芯源微（临时键合与解键合）等；材料环节：华海诚科（环氧塑封料）、天承科技（RDL+TSV电镀添加剂）、艾森股份（先进封装电镀）等 风险提示：行业与市场波动风险，国际贸易摩擦风险，新技术、新工艺、新产品无法如期产业化风险，产能扩张进度不及预期风险，行业竞争加剧风险。 目录 01 HBM—突破“内存墙” 02 AI算力快速迭代，HBM为最强辅助 03 04 HBM核心—“连接”与“堆叠”，3D混合键合成趋势HBM核心设备材料，替代进行时 05 06 相关标的风险提示 CPU与存储之间“内存墙”：随着摩尔定律的不断迭代，CPU运行速度快速提升，CPU主频高达5GHz，而DRAM内存性能取决于电容充放电速度以及DRAM与CPU之间的接口带宽，存储性能提升远慢于CPU，DRAM内存带宽成为制约计算机性能发展的重要瓶颈； DRAM：DDR4内存主频为2666~3200MHz，带宽为6.4GB/s，但是在AI应用中（高性能计算/数据中心），算力芯片的数据吞吐量峰值在TB/s级，主流的DRAM内存或显存带宽一般为几GB/s到几十GB/s量级，与算力芯片存在显著的差距，“内存墙”由此形成。以Transformer类模型为例，模型大小平均每两年翻410倍，AI硬件上的内存大小仅仅是以每年翻2倍的速率在增长； 内存墙问题不仅与内存容量大小有关，也包括内存的传输带宽；内存容量和传输的速度都大大落后于硬件的计算能力。 数据来源：TSMC、《AIandMemoryWall》（AmirGholami等人）、《高带宽存储器的技术演进和测试挑战》（陈煜海等人）、华金证券研究所 请仔细阅读在正文之后的重要法律声明 4 图：2018年~2025年台积电先进工艺制程节点 图：AI与内存墙 MR-DIMM：多级缓冲内存模组；2个DDR5DIMM组 合 图：异构内存结构 1）容量更小 2）更快 3）价格高（单位比特） 异构内存 近存 （HBM/PiM） 主存DRAM 1）容量更大 2）更慢 3）价格低（单位比特） 典型的DRAM中，每个芯片有八个DQ引脚（数据传输路径，用作处理器和存储器之间通信的数据总线，必须具备读写功能，所以具备双向特性），即数据输入/输出引脚； 组成DIMM模块单元后（双列直插式存储模块，安装在PCB板上的存储模块，包含多个存储芯片，被用作PC或者服务器中的主存储单元），共有64个DQ引脚。随着数据处理速度等方面的要求不断提高，数据传输量也不断增加，传统DRAMDQ引脚的数量已无法保证数据快速通过； 传统DRAM需要大量空间与CPU/GPU等处理器通信，同时封装的形式看需要通过引线键合或PCB进行连接，DRAM不可能对海量数据进行并行处理。 图：DRAM子系统结构图 图：DRAM子系统结构图 DIMM 图：DDR3打线封装 通道 内存控制器 每个DIMM为1列，每列有4个DRAM芯片 随着2.5D/3D系统级封装（SiP）和硅通孔（TSV）技术日益成熟，为高带宽、大容量的存储器产品提供基础； 高带宽存储器HBM（HighbandMemory）使用硅通孔TSV和微凸块技术垂直堆叠多个DRAM可以显著提升数据处理速度，性能提升的同时尺寸有所减少； 2013年开始，JEDEC制定了高带宽存储器系列标准（包括HBM,HBM2，HBM2E,HBM3），其中，HBM3相比2代标准有显著的提升，芯片单个引脚速率达到6.4Gbit/s，总带宽超过1TB/S。 图：HBM堆叠结构 4层或 8层DRAM TSV 图：TSV技术，3D堆叠核心 PHY接口通过中间介质层与CPU/GPU/SoC直接高速相连，直接存取DA接口提供HBM中多层DRAM芯片的测试通道。 HBM2E和HBM3的单引脚最大输入/输出（I/O）速度分别达3.2Gbit/s和6.4Gbit/s，低于GDDR5存储器的7Gbit/s，但HBM的堆栈方式可通过更多的I/O数量使总带宽远高于GDDR5；例如HBM2带宽可以达到 307GB/s； 海力士官网数据显示：HBM3E的数据处理速度，相当于可以在1s内下载230部全高清（FHD）级电影 （每部5千兆字节，5GB），优化后可用于处理人工智能领域的海量数据。 图：HBM高速、高带宽性能指标 图：海力士（左）/美光（右）HBM3E 图：HBM迭代对比分析 HBMHBM2HBM2/HBM2EHBM3HBM3三星HBM3gen2美光HBM3E海力士 900 800 700 600 500 400 300 200 100 0 6.4 7 3.2 28 HBM总带宽显著提升，匹配算力 410 2.4 3.2 307 128 1 819 8 7 6.4 6 5 4 3 2 1 0 9.2Gbps8.0Gbps 单引脚传输速率 1Gbps 2Gbps 2.4Gbps 6.4Gbps - 容量 - - 8,16GB 24GB - 最大容量 4GB 8GB 24GB 64GB 64GB 24GB（8层）24GB（12层） 36GB（12层） 64GB64GB DDR4GDDR5HBM1HBM2HBM2EHBM3 最高带宽（GB/s）单引脚最大I/O速度（Gbit/s） 最高带宽封装形式 128GBps 256GBps307GBps 819.2GBps-cowos 1.2TB/scowos 1.15TB/scowos 推出时间 2013.12 2019.8HBM2E2021.10海力士 2023.7美光 2023.4 量产供应2022.623年下半年- 图：HBM1堆叠DRAM架构 指标详情 堆叠4层DRAM芯片+1层逻辑芯片 每颗芯片通道数2 总通道数8 每个通道I/O引脚数128 IO引脚/KGSD1024=128*8 每个DRAM芯片具有2个128bit通道，共有8个阵列（B0~B7） 4层DRAM芯片，每颗DRAM容量2GB 单I/O接口速率为1Gbit/s，带宽为128GB/s HBM扩展容量 逻辑芯片 单层DRAM芯片容量可扩展 堆叠更多DRAM，4层，8层，12层堆叠 图：HBM2堆叠DRAM架构图：HBM3堆叠DRAM架构 4层DRAM芯片，每层芯片4个通道 独立通道16个，每个通道2个伪通道，实际是支持32个通道 支持4层/8层/12层TSV堆叠，并为未来扩展至16层TSV做好准备 指标 HBM2 HBM2E HBM3 通道数，I/O引脚数 8CH*128I/O（1024I/O） 8CH*128I/O（1024I/O） 16CH*64I/O（1024I/O） 带宽 307GB/s(2.4Gbps/pin） 512GB/s(4.0Gbps/pin） 820GB/s(6.4Gbps/pin） 推出时间 2018年 2020年 2022年 单引脚I/O速率（Gbit/s） 2.4 3.2/3.6 6.4 单片最大容量/Gbit 16 16 32 堆叠层数 2/4/8/12 2/4/8/12 4/8/12/16 最大容量/GB 24 24 64 采用微凸块和TSV技术，存储和算力芯片信号传输路径短，单引脚I/O速率较低，使HBM具备更好的 图：影响HBM性能因素/HBM在速度与功耗方面取舍趋势（下 图） 内存功耗能效特性； 以DDR3存储器单引脚I/O带宽功耗为基准，HBM2的I/O功耗比明显低于DDR3/DDR4和GDDR5，相比于GDDR5存储器，HBM2的单引脚I/O带宽功耗比数值降低42%。 图：HBM2与传统DDR存储器的单引脚I/O带宽功耗比对比比率（Mw/Gbps/Pin） •引脚数据速率提高 •更宽的I/O总线 •结构/操作数据层优化 •功耗、散热解决方法 速度密度 •核心die堆 叠层数 2 4 规格尺寸 •核心die密度增加 •核心工艺的细微化 •结构体系 1 下降42% 0.63 0.55 0.32 1 3 功耗 1.2 1 0.8 0.6 0.4 0.2 0 DDR3*6DDR4*16GDDR5*32HBM2（1024） HBM性能迭代趋势 图：HBM带宽升级（GB/s）图：HBM颗粒密度（容量，GB） 2500 2000 带宽（GB/s） HBM3渐成主流 6025 24 容量（GB） 24 16 16 8 50 20 2048 40 15 1500 1434 30 1000 500 461 819 10 97320 5 10 0 2020年2022年2024年2026年2028年 00 2018年2020年2022年2024年2026年 层数1层数2容量 HBM2EHBM3~HBM3EHBM4&迭代 HBM2/2E HBM3 ~HBM3E HBM4 目录 01 HBM—突破“内存墙” 02 AI算力快速迭代，HBM为最强辅助 03 04 HBM核心—“连接”与“堆叠”，3D混合键合成趋势HBM核心设备材料，替代进行时 05 06 相关标的风险提示 美国算力芯片禁令 由于BIS2022年针对高算力芯片的规则3A090管控指标较高，英伟达等厂商通过降低芯片互联速率方式对中国持续供应，同时，美国商务部认为中国企业通过海外子公司或者其他海外渠道，规避许可证相关规定获取先进计算