三星存储芯片或将减产，LLM开启算力新时代

4.3~4.7行情回顾。2023/4/3~2023/4/7日期间电子板块涨幅6.69%，相对沪深300超额收益4.90%。细分板块中：半导体设备、数字芯片设计、半导体材料、集成电路封测为涨幅前四，涨幅分别为16.13%、14.37%、12.87%、11.57%。目前行业整体估值水平位于合理偏低的位置：根据Wind，电子（申万）板块整体PE TTM（月度）为38.17，我们将时间维度放宽至7年来看，通过对比2016年和2020年的整体估值，我们发现电子板块整体估值依旧处于相对合理偏低的位置。 LLM时代算力需求大幅提升。GPT-3模型拥有约1750亿参考量，这使得GPT-3拥有其他较少参考量模型来说更高的准确性。同时基于1750亿参数的模型仅需少量的样本训练，就能够接近于BETR模型使用大量样本训练后的效果。如果以英伟达旗舰级GPU产品A100对GPT-3进行训练，1024块A100卡需要耗费超过1个月（大于30天），则我们可以按比例计算出，如果需要单日完成训练，需要的A100数量将超过30000块。在训练效果相同的前提下，百度旗下LLM模型ERNIE 3.0 Titan所需的同规格GPU数量将远大于GPT-3（1024块A100训练GPT-3（1750亿参数）所需时间约为30天，则我们可以根据比例计算出百度ERNIE 3.0 Titan模型（2600亿参数）训练30天所需A100数量约为1522块。）同时我们认为，未来AI倘若进入大模型时代，一方面是相关LLM模型数量上的快速增加，另一方面则是单个模型的参数量的提升，二者对于算力均有较大需求。 Chiplet：“后摩尔时代”半导体技术发展重要方向。Chiplet作为后摩尔时代的关键芯片技术，其具有1）小面积设计有利于提升芯片良率，2）3D等先进封装方式提升性能降低功耗，3）IP快速复用降低设计成本和复杂度有助于产品快速迭代，4）针对性选取制程工艺降低制造成本等优势。 IGBT：景气度依旧。根据富昌电子2023年2月发布的数据显示，全球范围内包括意法半导体、英飞凌、美高森美、艾赛斯和仙童半导体在内的5大品牌IGBT 2023Q1交货周期与2022Q4基本持平，具体来看，就IGBT产品而言：意法半导体交货周期在47~52周；英飞凌交货周期在39~50周；美高森美交货周期为42~52周；艾赛斯交货周期为50~54周；仙童半导体（安森美）交货周期为39~52周。我们发现全球大厂中2023年一季度IGBT最长的交货周期在54周，交期依旧较为紧张。 新闻一览： 1）三星或将降低存储芯片产量。4月7日，三星发布未经审议的2023Q1业绩预告：2023Q1三星电子预计收入63.00万亿韩元，同比下降19%；利润预计为6000亿韩元，同比下降95.75%。根据新浪财经，由于2022四季度利润的大幅下降，三星电子目前表示将进行一定调整，以确保额外供应的产品为中心，将内存产量降低至有意义的水平，同时优化已经在进行的产线运营。 2）四月上旬面板价格稳中有升。根据TrendForce数据，2022年4月上旬面板相较于3月下旬部分型号价格出现持续上涨：在电视方面，除32英寸电视面板之外，其余尺寸均出现上涨，其中65英寸电视面板价格相较于前期涨价6美元，为本期涨幅最高的面板种类。 投资建议见尾页。 风险提示：下游需求不及预期、中美科技摩擦。 一、行情回顾 全细分板块上涨，超额收益显著。2023/4/3~2023/4/7期间，电子板块涨幅6.69%，相对沪深300超额收益4.90%。细分板块中：半导体设备、数字芯片设计、半导体材料、集成电路封测为涨幅前四，涨幅分别为16.13%、14.37%、12.87%、11.57%。纵观电子各细分领域，在2023/4/3~2023/4/7期间均出现上涨情况，相比之下面板、其他电子和被动元件相较于电子板块超额收益较低。 图表1：各细分板块超额收益（%） 个股方面，半导体中全志科技、拓荆科技、太极实业、国科微、雅克科技为周度涨幅前五，2023/4/3~2023/4/7期间分别上涨37.33%、34.60%、34.22%、29.53%、27.64%； 消费电子领域中，前五涨幅为奋达科技、深科技、漫步者、瀛通通讯、精研科技，2023/4/3~2023/4/7期间分别上涨39.36%、22.19%、17.62%、12.97%、12.70%。 图表2：半导体&消费电子上周涨幅Top20个股（2023.4.3~2023.4.7） 整体估值有所反弹，相对位置依旧偏低。目前行业整体估值水平位于合理偏低的位置，根据Wind，电子（申万）板块整体PE TTM（月度）为38.17，我们将时间维度放宽至7年来看，通过对比2016年和2020年的整体估值，我们发现电子板块整体估值依旧处于相对合理偏低的位置。 图表3：电子板块PE（ TTM ，月度） 二、热点总结 2.1 LLM时代算力需求大幅提升 根据OpenAI团队成员2020年发表的论文《Language Models are Few-Shot Learners》，GPT-3模型拥有约1750亿参考量，这使得GPT-3拥有其他较少参考量模型来说更高的准确性。同时基于1750亿参数的模型仅需少量的样本训练，就能够接近于BETR模型使用大量样本训练后的效果。我们认为，大模型无论在性能还是在学习能力上，相较于其他模型都具备明显优势，未来或将成为行业趋势。 图表4：参数提升对于模型整体改善显著 图表5：GPT-3仅需32条样本即可达到其他模型相同训练效果 伴随大模型的明显优势，与之而来的则是对于算力要求的显著提升。以GPT-3为例，其1750亿的参数，如果以英伟达旗舰级GPU产品A100对GPT-3进行训练，1024块A100卡需要耗费超过1个月（大于30天），则我们可以按比例计算出，如果需要单日完成训练，需要的A100数量将超过30000块。 图表6：GPU数量和总算力的关系（GPU为英伟达A100） AI服务器渗透率依旧较低，增长空间巨大。根据TrendForce数据，截止2022年全球搭载GPGPU的AI服务器（推理）出货量占整体服务器比重约1%，同时TrendForce预测2023年伴随AI相关应用加持，年出货量增速达到8%，2022~2026年CAGR为10.8%。 根据TrendForce数据，2022年全球AI服务器采购中，Microsoft、Google、Meta、AWS为前四大采购商，合计占比66.2%。中国地区ByteDance（字节跳动）采购比例最高，达到6.2%。 图表7：AI服务器（推理）出货量预测及复合增速（千台，%） 图表8：2022年采购AI服务器占比（%） 我们从服务器的数量角度出发进行GPU数量推算：根据上文TrendForce预计2023年预计全球AI服务器（推理）出货大约在14.4万台，到2026年预计实现出货量20.0w台。我们假设训练AI服务器和推理AI服务器的比例为1:4，则我们可以得到2023/2026年训练服务器的数量大约为3.60/5.00万台。由于两种AI服务器对应的模型训练阶段不同，我们假设推理AI服务器和训练AI服务器使用的GPU数量分别为4张和8张，则可以计算出2023年和2026年全球AI服务器领域所需GPU数量约为86.4万张和120万张，我们以A100约1.20w美金的价格作为参考计算出2023年和2026年AI服务器所需GPU的价值分别为103.7亿美元和144.0亿美元。 图表9：从AI服务器数量角度测算所需GPU数量和对应价值 根据QCon全球软件开发大会中图片我们发现，模型的参数数量正在飞速提升，从GPT-2的约1.5亿参数到GPT-3的1750亿参数只用了不到2年的时间，同时目前例如百度旗下大模型ERNIE 3.0 Titan，参数量达到2600亿。根据上文我们计算出GPT-3当日完成训练需要的A100数量将超过3万块，在训练效果相同的前提下，ERNIE 3.0 Titan所需的同规格GPU数量将远大于GPT-3（根据上文我们得知1024块A100训练GPT-3（1750亿参数）所需时间约为30天，则我们可以根据比例计算出百度ERNIE 3.0 Titan模型（2600亿参数）训练30天所需A100数量约为1522块。）同时我们认为，未来AI倘若进入大模型时代，一方面是相关LLM模型数量上的快速增加，另一方面则是单个模型的参数量的提升，二者对于算力均有较大需求。 图表10：模型参数不断演进 2.2Chiplet：“后摩尔时代”半导体技术发展重要方向 显著降本优势延续摩尔定律。Chiplet技术迅速发展的原因得益于其在降低成本并提升芯片性能方面的独特优势，主要体现在以下几个方面： 1)小面积设计提升芯片良率：传统的良率模型假设缺陷在晶圆上随机散布，并且芯片上任何地方的缺陷都会使其无法使用，所以大面积芯片比小面积芯片更可能包含缺陷，造成芯片良率与芯片面积直接相关。一般来说，裸芯（Die）的面积越小，在缺陷概率一定的情况下 ， 整体的良率就越高 。 从下图可以看到 ， 裸芯面积是40mm×40mm的良率只有35.7%；如果面积减少到20mm×20mm，良率便上升到75.7%；如果进一步减小到10mm×10mm，良率可以提升至94.2%。Chiplet设计可以将超大型芯片按照不同的功能模块切割成独立的小芯片进行分开制造，从而有效改善良率，同时降低生产成本。 图表11：裸芯（Die）面积越小，整体良率越高 图表12：芯片面积减小，更多有效芯片可用 2)更低能耗更高性能：在速度方面，采取3D封装技术的chiplet缩短了线路传输距离，指令的响应速度得到大幅提升，寄生性电容和电感也得以降低，此外，用更多更密集的I/O接点数，电路密度提升即提高功率密度。3D封装由于采用更细小、更密集的电路，信号传输不需要过多的电信号，从而功耗也会相应降低。 图表13：3D堆叠封装显著降低成本 图表14：先进封装提升性能及效率 3)IP快速复用降低设计成本和复杂度，有助于产品快速迭代：随着先进工艺的不断推进，基于越先进的工艺来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直线上升。如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。例如，AMD在第三代锐龙（Ryzen）处理器上复用了第二代霄龙（EPYC）处理器的IOChiplet，这种复用不但可以将“老旧制程”生产的Chiplet继续应用到下一代产品中以节约成本，更能极大地节约设计、验证和生产周期并降低失败风险。 图表15：AMD IOChiplet的复用 4)针对性选取制程工艺降低制造成本：将SoC进行Chiplet化之后，不同的芯粒可以根据需要选择合适的工艺来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用相同制程的工艺在一块晶圆上进行一体化制造，这样可以极大地降低芯片的制造成本。对于密集封装的逻辑和存储器， 7nm 晶体管比 16nm 晶体管便宜，但I/O接口通常具有模拟电路和其他无法从较小节点中受益的大型功能。因此，许多小芯片设计将I/O功能隔离到在旧节点中制造的单独芯片中。一些逻辑电路（例如加速器）可能不需要以与主处理器相同的最大时钟速率运行，因此可以在中间节点中制造，使用较旧的工艺技术可以将这些小芯片的制造成本降低多达50%。 图表16：Chiplet成本分析 摩尔定律减缓带来了小芯片的设计需求，性能提升、成本降低以及大芯片的缺陷问题是Chiplet设计成为趋势的三大推动因素。总体来说，Chiplet是“后摩尔时代”半导体技术发展重要方向，国外各大厂商持续布局，且均已形成一定规模和应用。据Omdia数据，2018年全球Chipl