Chiplet：提质增效，助力国产半导体弯道超车

证券研究报告2023年03月24日 Chiplet：提质增效，助力国产半导体弯道超车 中泰电子王芳团队 分析师：王芳 执业证书编号：S0740521120002 分析师：游凡 执业证书编号：S0740522120002 分析师：杨旭 执业证书编号：S0740521120001 1 目录 一、为何需要Chiplet？二、产业应用：海内外巨头躬身入局 三、受益链条：封测、材料等多环节受益 2 Chiplet定义：将单颗SoC“化整为零”为多颗小芯片（Chip），将多颗Chips进行封装的技术。可分为：1）MCM：Multi-ChipModule，多芯片组件。MCM将多颗裸芯片连接于同一块基板（陶瓷、硅、金属基板），并封装到同一外壳。往下可细分为金字塔堆叠MCM和TSV（硅通孔）堆叠MCM。 2）InFO：IntegratedFan-Out，集成扇出封装。InFO指集成多颗进行扇出型封装，所谓扇出（Fan-Out），指 Die表面的触点扩展到Die的覆盖面积之外，增加了凸点布臵的灵活性并增多了引脚数量。InFO与MCM的区别 在于InFO强调扇出封装。 3）2.5DCoWoS：ChiponWaferonSubstrate，即从上往下为小芯片-interposer（转接板，硅wafer或其他材料）- IC载板。其与InFO区别在于，2.5DCoWoS多了一层interposer，InFO通常无interposer。 需注意，以上三种封装并无严格界限，其区别在于每一种形式侧重的封装要素不同。 1.1Chiplet定义与优势 图表：两种MCM封装 来源：半导体在线公众号，中泰证券研究所 图表：一种典型的InFO封装 来源：台积电官网，中泰证券研究所 图表：CoWoS封装 来源：台积电官网，中泰证券研究所 3 Chiplet优势： 性能提升：3D堆叠。通过堆叠，可以实现单位面积上晶体管数量增加，从而提高算力。 存储限制：类似“外挂”，提升存储容量； 异构互联：芯片复杂度、集成度可以进一步提升。传统形式下单颗芯片面积很难超过800平方毫米。 研发周期：Chiplet可以使得核心芯片（chip）共用，缩短设计周期； 成本优化：不同功能芯片实现成本最优制程匹配。 1.1Chiplet定义与优势 图表：Chiplet优势 来源：奇异摩尔公众号，中泰证券研究所 4 1.2国产化意义：助力弯道超车 美国制裁中国14nm以下先进制程。2020年，美国将中芯国际列入“实体清单”，限制中芯国际14nm及以下制程的扩产。在此背景下，国产14nm制程产能处于存量、无法扩张的状态。在此背景下，Chiplet国产化意义：1）Chiplet可提升国产14nm良率、规避美国限制。Chiplet通过“化整为零”缩小单颗die面积——die面积越小，单片晶圆上的缺陷数量不变的情况下，坏点落在单颗die上对整片晶圆面积的影响比重，在减少，即良率越来 越高。国产厂商采用Chiplet，在国产14nm产能为存量的局面下，提升了实际的芯片产出——部分规避了美国 的限制。 2）Chiplet增加了晶圆供给来源，进一步规避美国限制。原先，单颗SoC使用的是统一的、与CPU制程一致的先进制程；Chiplet则对核心CPUchip采用先进制程，其他如I/O芯片、存储芯片，用更成熟的制程。就国产而言，Chiplet减少了14nm宝贵晶圆的用量，部分地用28甚至45nm制程制作非核心的芯片，增加了晶圆供给来源。 图表：Chiplet提升良率的原理 （芯片面积为2X时）（芯片面积为1X时） 来源：唯芯派公众号，中泰证券研究所 图表：Chiplet集成多种制程的小芯片 来源：AMD官网，中泰证券研究所 5 3）Chiplet可提升芯片性能，突破美国先进制程的封锁。通常意义上，单位面积晶体管数量越多，芯片性能越强。据Wikichip，台积电14nm每mm²晶体管数量在28.88百万个，10、7nm晶体管数量分别达到52.51、91.20百万个，分别是14nm数量的1.8、3.2倍。Chiplet通过将两颗14nm芯片堆叠，实现单位面积晶体管数量翻倍。按台积电规格简单测算，两颗14nm堆叠后的晶体管数量达到57.76百万个，接近10nm的数量水平——故从性能上大体 接近10nm芯片性能。对于中国而言，两颗14nm芯片堆叠，可以向下突破美国14nm制程的封锁，实现接近10nm 工艺的性能。 1.2国产化意义：助力弯道超车 图表：先进制程晶体管密度一览（单位：百万个/mm²） AnandTech IBM 台积电 英特尔 三星 22纳米 16.50 16纳米/14纳米 28.88 44.67 33.32 10纳米 52.51 100.76 51.82 7纳米 91.20 237.18* 95.08 5纳米 171.30 3纳米 292.21* 2纳米 333.33 来源：Wikichip，*为逻辑密度，中泰证券研究所 6 当前AI芯片呈现几大趋势： 1）制程越来越先进。从2017年英伟达发布TeslaV100AI芯片的12nm制程开始，业界一直在推进先进制程在AI芯片上的应用。英伟达、英特尔、AMD一路将AI芯片制程从16nm推进至4/5nm。 2）Chiplet封装初露头角。2022年英伟达发布H100AI芯片，其芯片主体为单芯片架构，但其GPU与HBM3存储 芯片的连接，采用Chiplet封装。在此之前，英伟达凭借NVlink-C2C实现内部芯片之间的高速连接，且Nvlink芯 片的连接标准可与Chiplet业界的统一标准Ucle共通。而AMD2023年发布的InstinctMI300是业界首次在AI芯片上采用更底层的Chiplet架构，实现CPU和GPU之间的连接。 3）2020年以来头部厂商加速布局。AI芯片先行者是英伟达，其在2017年即发布TeslaV100芯片，此后2020以来 英特尔、AMD纷纷跟进发布AI芯片，并在2022、2023年接连发布新款AI芯片，发布节奏明显加快。 1.3创新意义：AI芯片提质增效 图表：当前主要AI运算芯片 年份 厂商 芯片 制程 Chiplet相关技术 2017 英伟达 TeslaV100 12nm SoC 2020 英伟达 A100 7nm SoC 2020 英特尔 HabanaGaudi 16nm SoC 2020 AMD InstinctMI100 7nm SoC 2022 英特尔 HabanaGaudi2 7nm SoC 采用Chiplet 2022英伟达H1004nmGPU与HBM3的封装 和 2023AMDInstinctMI3005nm用Chiplet连接CPU GPU 来源：各家官网，中泰证券研究所 7 据相关论文，芯片成本变化有以下规律： 封装形式越复杂，封装成本、封装缺陷成本占芯片成本比重越大：具体来说，SoC＜MCM＜InFO小于2.5D。 芯片面积越大，芯片缺陷成本、封装缺陷成本占比越大； 制程越先进，芯片缺陷成本占比越高，而Chiplet封装能有效降低芯片缺陷率，最终达到总成本低于SoC成本的效果。 1.3创新意义：AI芯片提质增效 图表：不同制程/芯片面积下SoC（单芯片）与Chiplet（MCM/InFO/2.5D）封装之间的成本比较 来源：《ChipletActuary:AQuantitativeCostModelandMulti-ChipletArchitectureExploration》，中泰证券研究所8 1.3创新意义：AI芯片提质增效 制程越先进、芯片组面积越大、小芯片（Chips）数量越多，Chiplet封装较SoC单芯片封装，成本上越有优势：据论文《ChipletActuary:AQuantitativeCostModelandMulti-ChipletArchitectureExploration》， 14nm制程下，当芯片面积超过700mmx时，Chiplet封装中的MCM成本开始较SoC低，当面积达900mmx时，MCM 较SoC成本低近10%（2颗chips）、或低20%（3颗chips）、或低25%（5颗chips）； 7nm制程下，芯片面积超过400mmx时，MCM成本开始低于SoC，面积超过600mmx时，InFO成本开始低于SoC， 当面积达900mmx时，5颗chips情况下，MCM较SoC成本低40%、InFO较SoC成本低20%； 5nm制程下，芯片面积超过300mmx时，MCM成本开始低于SoC，成本超过500mmx时，InFO成本开始低于SoC，当面积达900mmx时，5颗chips情况下，MCM较SoC成本低50%、InFO较SoC成本低40%、2.5D较SoC成本低28%。 鉴于当前AI芯片朝高算力、高集成方向演进，制程越来越先进，Chiplet在更先进制程、更复杂集成中降本优势愈发明显，未来有望在AI芯片封装中加速渗透。 图表：不同制程/面积下SoC与Chiplet封装之间的成本平衡点 制程/面积2颗Chips3颗Chips5颗Chips 14nm 7nm 5nm 面积＜700mm²，单芯片SoC成本最低；面积≥700mm²，MCM＜SoC＜InFO/2.5D 小于400mm²，单芯片SoC成本最低； 400-700mm²，MCM＜SoC＜InFO/2.5D； ≥800mm²，MCM＜InFO＜SoC＜2.5D 小于300mm²，单芯片SoC成本最低； 300-400mm²，MCM＜SoC＜InFO/2.5D； 500mm²-600mm²，MCM＜InFO＜SoC＜2.5D； ≥700mm²，MCM＜InFO＜2.5D＜SoC 面积＜600mm²，单芯片SoC成本最低；面积≥600mm²，MCM＜SoC＜InFO/2.5D 小于400mm²，单芯片SoC成本最低； 400-500mm²，MCM＜SoC＜InFO/2.5D； ≥600mm²，MCM＜InFO＜SoC＜2.5D 100mm²，单芯片SoC成本最低； 200-300mm²，MCM＜SoC＜InFO/2.5D； 400mm²-500mm²，MCM＜InFO＜SoC＜2.5D； ≥600mm²，MCM＜InFO＜2.5D＜SoC 面积＜500mm²，单芯片SoC成本最低；面积≥500mm²，MCM＜SoC＜InFO/2.5D 小于300mm²，单芯片SoC成本最低； 300-500mm²，MCM＜SoC＜InFO/2.5D； ≥600mm²，MCM＜InFO＜SoC＜2.5D 100mm²，单芯片SoC成本最低； 200-300mm²，MCM＜SoC＜InFO/2.5D； 400mm²-500mm²，MCM＜InFO＜SoC＜2.5D； ≥600mm²，MCM＜InFO＜2.5D＜SoC 来源：《ChipletActuary:AQuantitativeCostModelandMulti-ChipletArchitectureExploration》，中泰证券研究所 9 目录 一、为何需要Chiplet？ 二、产业应用：海内外巨头躬身入局 三、受益链条：封测、材料等多环节受益 10 2019年AMD在ZEN2架构上首次引入Chiplet，带来两大优势： 1）降本。ZEN2架构的精髓在于，将原先在每颗CPU里的I/O芯片独立出来，并集中成一颗I/O芯片，然后通过Chiplet实现CPU连接I/O。其中CPU采用台积电7nm工艺，I/O芯片采用台积电14nm（针对EPYC）或 GlobalFoundries的12nm工艺（针对消费类CPU）。相比于原先ZEN架构采用同一制程，ZEN2架构不同芯片采用最具性价比制程，可有效改善成本。此外，单颗核心复合体（CCX）面积大幅缩小（少了I/O面积，以EPYC处理器为例，从60缩小至31.3mmx），良率提升，进一步改善成本。 2）降低延迟。ZEN2架构中L