半导体设备行业跟踪报告：半导体制造技术进步，原子层沉积（ALD）技术是关键

薄膜沉积是晶圆制造的三大核心步骤之一，薄膜的技术参数直接影响芯片性能。 半导体器件的不断缩小对薄膜沉积工艺提出了更高要求，而ALD技术凭借沉积薄膜厚度的高度可控性、优异的均匀性和三维保形性，在半导体先进制程应用领域彰显优势。 用于薄膜沉积的技术包括物理气相沉积（PVD）、化学气相沉积（CVD）和原子层沉积（ALD）。其中ALD技术是一种将物质以单原子膜的形式逐层镀在基底表面的方法，能够实现纳米量级超薄膜的沉积。目前ALD技术可以细分为TALD、PEALD、SALD等，制备的薄膜类型包括氧化物、氮（碳）化物、金属与非金属单质等，涵盖介电层、导体和半导体。ALD反应的自限制性和窗口温度较宽的特征，使其生长的薄膜具有很好的台阶覆盖率、大面积均匀、致密无孔洞等优势，且厚度等沉积参数易于精确控制。ALD技术特别适合复杂形貌、高深宽比沟槽表面的薄膜沉积，被广泛应用于High-K栅介质层、金属栅、铜扩散阻挡层等半导体先进制程领域。 2020年，全球ALD设备市场规模约占薄膜沉积设备整体市场的11%。从晶圆厂设备投资构成来看，薄膜沉积设备投资额占晶圆制造设备总投资额的比重约达25%。随着全球和国内晶圆厂的加速建设和扩产，以及半导体器件结构向更细微演进，ALD设备市场空间广阔。 根据SEMI，全球晶圆产能2022年将增长8%，2020年至2024年期间，中国大陆和中国台湾将分别增加8家和11家300mm Fab厂，合计约占全球新增数量的50%。在Fab厂设备投资额构成中，前道晶圆制造设备占比高达80%，其中薄膜沉积设备投资额约占晶圆制造设备的25%。Maximize Market Research统计显示，2017至2020年全球半导体薄膜沉积设备市场规模从125亿美元增至172亿美元，CAGR达11.2%，预计2025年可达340亿美元。根据Gartner统计，2020年ALD设备市场规模约占薄膜沉积设备的11%，SEMI预测，受益于半导体先进制程产线数量增加，2020年至2025年全球ALD设备销售额CAGR将达到26.3%，远高于PVD和PECVD设备的增速，市场前景可观。 半导体ALD设备市场由海外厂商高度垄断。2020年，我国薄膜沉积设备国产化率为8%，虽然较2016年的5%有所提升，但总体水平尤其是中高端设备的国产占比仍然较低。 在国际市场，ASMI、TEL、Lam、AMAT等知名半导体厂商均提供ALD设备，其中ASMI为全球ALD设备市场龙头企业，公司在ALD技术领域持续深耕，通过跨国并购拓展并巩固了ALD业务，2020年ALD设备销售额市占率高达55%。 在国内市场，经营薄膜沉积设备业务的公司主要包括拓荆科技、微导纳米、中微公司、盛美上海、北方华创，目前具备半导体ALD技术产业化能力的企业仍然较少。建议关注在ALD设备领域取得较大进展的拓荆科技、微导纳米。 拓荆科技：PEALD产品在逻辑芯片领域已实现产业化应用，在3D NAND FLASH、DRAM领域验证进展顺利，ALD反应腔通过现有客户验收；TALD设备已取得客户订单。 微导纳米：TALD产品在逻辑芯片High-K栅介质层领域已实现产业化应用；TALD和PEALD设备在新型存储芯片的电容介质层、化合物半导体、量子器件的超导材料导电层等领域已与客户签署订单。 风险分析：下游晶圆厂扩产不及预期、产业化验证进展不及预期。 1、ALD技术进行薄膜沉积工艺优势明显 1.1、薄膜沉积：半导体工艺制程三大核心步骤之一 半导体产品制造需要经过数百道工艺，整个制造过程可以分为晶圆加工、氧化、光刻、刻蚀、薄膜沉积、互连、测试、封装八大步骤。其中，薄膜沉积与光刻、刻蚀是半导体制造的三大核心步骤。 薄膜沉积的作用在于制造半导体器件叠层，即在晶圆表面交替堆叠多层薄金属（导电）膜和介电（绝缘）膜，之后再通过重复刻蚀工艺去除多余部分以形成三维结构。此处的“薄膜”是指厚度小于1微米、无法通过普通机械加工方法制造出来的“膜”，而将包含所需分子或原子单元的薄膜附着在晶圆表面的过程就是“沉积”。目前可用于沉积过程的技术包括物理气相沉积（PVD）、化学气相沉积（CVD）以及原子层沉积（ALD）。 随着半导体产业不断发展，器件的小型化作为一种趋势致使IC线宽的特征尺寸更加细微。然而，传统的沉积技术（PVD、CVD）可能已经无法完全适应这一发展趋势。ALD技术由于自身沉积参数的高度可控性（厚度、成份和结构）、优异的均匀性和保形性，在半导体领域尤其是先进制程中具有广泛的应用潜力。 1.2、ALD技术原理：每次反应只沉积一层原子 原子层沉积（Atomic Layer Deposition, ALD）是一种可以将物质以单原子膜的形式一层一层镀在基底表面的方法。在原子层沉积过程中，新一层原子膜的化学反应是直接与之前一层相关联的，这种方式使每次反应只沉积一层原子。ALD是建立在连续的表面反应基础上的一门新兴技术，其本质是一种化学气相沉积（CVD）技术，但是与传统CVD（化学蒸气不断地通入真空室内，因此沉积过程是连续的）不同，ALD是交替脉冲式地将气相反应前驱体通入到生长室中，使其交替在衬底表面被吸附并发生反应。 一个完整的ALD周期可分为4个步骤：a）将气相反应前驱体A以脉冲形式通入反应腔，在衬底表面发生化学吸附；b）待表面吸附饱和后，通入惰性气体将剩余的反应前驱体和副产物带出反应腔；c）将气相反应前驱体B也以脉冲形式通入反应室，并与第一次化学吸附在衬底表面上的反应前驱体A反应；d）待反应完成后，再次通入惰性气体将多余的反应前驱体和副产物带出反应腔。通常一个周期需要0.5秒到几秒，生长的薄膜厚度大约为 0.01~0.3nm ，不断重复循环这4个步骤即可完成整个ALD沉积过程。 图1：ALD技术原理图（1个周期） 图2：典型的ALD系统示意图 典型的原子层沉积系统通常由前驱体源、气路系统、电子控制系统和真空系统构成。一种传统的、被广泛使用的ALD方法是热处理原子层沉积（Thermal ALD,TALD），即利用加热法来实现原子层沉积的技术。不过由于常规TALD技术存在沉积速率较低、对某些沉积薄膜的沉积温度要求较高等缺点，其在工业应用中受到限制。随着原子层沉积在实验中不断优化，研究人员将ALD技术与其他技术或物质结合，一系列新的ALD技术得以产生和发展，例如等离子体增强原子层沉积（Plasma Enhanced ALD, PEALD）、空间原子层沉积（Spatial ALD,SALD）、电化学原子层沉积（Electrochemical ALD, ECALD）等等。 1.3、ALD反应特征使其成为一种优异的镀膜技术 原子层沉积的表面反应具有自限制性（Self-limiting）特征。这是ALD技术的基础，不断重复这种自限制的反应就形成所需要的薄膜。根据沉积前驱体和基体材料的不同，原子层沉积的自限制特征分为两种不同的机制，即化学吸附自限制（CS）和顺次反应自限制（RS）。 化学吸附自限制沉积（CS-ALD）过程中，第一种反应前驱体输入到基体材料表面并通过化学吸附保持在表面。当第二种前驱体通入反应器，就会与已吸附于基体材料表面的第一前驱体发生反应。两个前驱体之间发生置换反应，并产生相应的副产物，直到表面的第一前驱体完全消耗，反应会自动停止，并形成需要的原子层。而顺次反应自限制原子层沉积（RS-ALD）是通过活性前驱体物质与活性基体材料表面发生化学反应来驱动的，即得到的沉积薄膜是由前驱体与基体材料间的化学反应形成的。ALD就是这两种自限制过程不断重复形成薄膜的技术。 图3：CS-ALD过程示意图 图4：RS-ALD过程示意图 原子层沉积的另一特征是其温度窗口较宽。化学吸附作为一个热力学过程会受反应温度的影响，而原子层沉积速率存在温度“窗口”，即低于窗口温度时前驱体会产生物理冷凝吸附，温度过高时前驱体会受热分解，甚至已经沉积好的薄膜也会解除吸附。因此，薄膜沉积的过程中需要控制整个基板不同区域的温度保证处于ALD温度窗口，使沉积速率接近恒定值。而ALD的温度窗口较宽，这意味着ALD过程反应对生长温度并不敏感，可以适应不同温度环境下的薄膜制备。 ALD技术的自限制性、温度窗口宽的特点使其在实际应用中颇具优势。相比其他薄膜沉积技术，例如传统CVD、PVD、溶胶凝胶（Sol-gel）等，ALD技术具有优异的三维贴合性（保形性）、大面积成膜的均匀性，且薄膜致密无孔洞、薄膜厚度等沉积参数可精确控制，特别适合复杂表面形貌及高深宽结构的填隙生长，随着芯片结构复杂度不断提升，ALD技术优势更加明显。 表1：ALD的特征、对薄膜沉积的内在影响及其实际应用中的优势 图5：沉积温度对ALD镀膜速率的影响及ALD窗口 图6：ALD与其他技术的镀膜效果比较 1.4、ALD技术在半导体制造关键工艺中的主要应用 1）晶体管栅极介电层（高介电常数/High-K） 介电常数/K（希腊文Kappa）这一术语用以描述一种材料保有电荷的能力，有些材料比其他材料能够更好地存储电荷，因此拥有更高的K值。在晶圆制造进入 65nm 制程及之前，集成电路主要通过沉积SiO薄膜形成栅极介质减少漏电，但进入 45nm 制程特别是 28nm 之后，传统的SiO-MOSFET（金属氧化物半导体场效应晶体管）规模缩小到薄膜材料厚度需在 1nm 及以下时，将产生明显的量子隧穿效应和多晶硅耗尽效应，导致漏电流急剧增加，器件性能急剧恶化，已不能满足技术发展的要求。相应地，如果使用High-K材料，那么在所要求的电容密度下，栅电介质的物理厚度就可以制作得更高，从而可以在降低等效氧化物厚度（EOT）的同时大幅减少漏电流。 High-K栅介电层厚度往往小于 10nm ，所需的膜层很薄（通常在数纳米量级内），因此ALD是一种较好的可以制备High-K电介质材料的技术，目前其沉积的High-K材料主要包括 Al2O3 、HfO、 TiO2 、ZrO、TaO，稀土元素氧化物以及一些硅酸盐混合的纳米层状结构材料。 图7：MOSFET结构及SiO2与High-K栅介电层比较 2）金属栅极 High-K电介质材料中的Hf原子会与传统多晶硅栅极中的Si原子发生化学反应形成Hf-Si键，从而形成缺陷中心，导致无法通过离子掺杂来改变多晶硅的功函数，造成费米能级的钉扎现象。也就是说，High-K电介质与多晶硅栅极的兼容性不是很好。对此，半导体业界利用金属代替多晶硅作为器件栅极材料，这可以避免Hf原子和多晶硅界面上缺陷中心的产生，同时金属栅极具有极高的电子密度，可以把偶极性分子的振动屏蔽掉，提高器件通道内的迁移率，有效地解决多晶硅栅极耗尽问题。 因为金属替代栅极工艺中金属栅极是沉积在多晶硅沟槽里面，要求沉积工艺具有很好的台阶覆盖率，另外，ALD（尤其是PEALD）是一种非常适合生长金属纳米薄膜的技术，所以通常选择ALD技术沉积金属栅极。 图8：具有金属栅电极的FET 3）铜互连扩散阻挡层 目前应用于互连技术的常见工艺主要有铝工艺和铜工艺。与铝相比，铜的导电性更加优良。同时，铜本身具有抗电迁移的能力，且能够在低温下进行沉积。由于金属铜具有这些优势，所以在 250nm 及以下半导体制程中，更倾向于采用铜互连技术。但铜也存在许多缺点，其中最大的一个不足就是铜的扩散速度很快，容易在电介质内部移动使器件“中毒”，因此在镀铜之前必须首先沉积一层防扩散的阻挡层。通过ALD技术沉积铜扩散阻挡层，在器件内部沟槽深宽比超过100：1时薄膜仍具有良好的保形性、均匀性以及防扩散阻挡特性。 图9：采用ALD技术在高深宽比基底上沉积的铜扩散阻挡层薄膜 4）微型电容器 ALD在电容器中应用主要包括 100nm 以下DRAM（动态随机存储器）、嵌入式DRAM（Embedded DRAM, eDRAM）等。随着DRAM存储器容量不断增大，其内部的电容器数量随之剧增，而单个电容器的尺寸将进一步减小，电容器内部沟槽的深宽比也越来越大。深沟槽将需要更高的薄膜表面积，例