先进封装产业链以及Chiplet核心标的–20220808

先进封装产业链以及Chiplet核心标的20220808先进封装底层逻辑：1)半导体制造技术发展方向：摩尔定律下，头部公司在向3nm甚至更小的节点演进与芯片制程缩小对应，但正面临物理极限与经济效益边际提升双重挑战；与芯片制程缩小对应，封装的引脚间距也在不断缩小，接口密度不断提升。 后摩尔时代，先进封装在提高芯片集成度、电气连接以及性能的优化的过程中扮演了更重要角色，性能与空间博弈下，先进封装重要性凸显， Chiplet(“小芯片”或“芯粒”)关注度提升。 2)先进封装技术发展方向：将先进封装发展趋势分为功能多样化、连接多样化、堆叠多样化三个向量，由Bumping(凸块)、TSV(硅通孔)、 RDL(重布线层)、Interposer(转接板)等连接、延展技术支持，封装形态逐步由平面、单裸晶向2.5D/3D、多裸晶/异质集成演变。 Chiplet技术是上述各类技术的集大成者，是将单颗SoC芯片的各功能区分解成多颗独立的芯片，并通过封装重新组成一个完整的系统。 堆叠集成：2D3D功能性↑，l/O口数量↑，集成复杂度↑引线框架无IC基板基于IC基板多裸片7……..—-(Multipledie)WBBGAFCBGAJSIP3D堆栈基于转接板WBBGAFCBGA3DICInterposerbased(硅、石英等粘连)系统级封装QFNFOWLPSiP单裸片(Singledie)QFN，QFP扇入型扇出型BGA(有机基板Organicsubstrate)Fan-InFan-Out基板内嵌式裸片PCB基板(Substrate)Embeddeddieinsubstrate内部互连Bumping，Pillars，Studs，TSV，Bump-less，EmbeddedTechnologies封测代工厂推荐逻辑：1)相比传统封装，新形式正快速改写封测行业以低门槛、低单价竞争为主，同质化程度高的行业特征。 随着IDM(垂直整合制造商)和晶圆厂入局，前、(各行业纪要进群加微信：based9527)中道工艺的渗透不断提升先进封装技术壁垒。 2)封测设备供应商主要来自新加坡(ASMPT)、荷兰、日本为主，目前来看基本不受进口限制。 3)国内封测产业产值贡献占全球1/3左右，且充分参与全球产业链分工，其中长电科技、通富微电通过产业并购分别获得了星科金朋、TF-AMD的大客户和先进技术。 目前在2.5D、3D等先进封装形式上均有技术储备。 4)当前三大封装厂均处于历史估值低位。Chiplet是什么？ Chiplet技术是上述各类技术的集大成者，是将单颗SoC芯片的各功能区分解成多颗独立的芯片，并通过封装重新组成一个完整的系统。 且在现代计算(CPU/GPU)系统中，缩短存储器与处理器之间的距离并提高传输速度可提高同一制程下的系统性能，主要是依靠Chiplet技术来增加片上存储器(HBM)的容量。 目前在Chiplet领域已有成熟产品的主要是AMD和英特尔，其中，AMD产品化进度较快。AMD专注于高性能芯片的设计与销售，瞐圆制造和封测主要交由台积电和通富微电。 此外，长电科技在芯片堆叠方面工艺能力可以实现16层芯片的堆叠，单层芯片厚度仅为35um，封装厚度为1mm左右。谁会受益？ Chiplet的本质是IP复用，IP提供商有望受益。 芯片设计者直接购买晶圆进行封装和测试，让IP有了除了软、固、硬之外第四种形态一一硅片。 芯片设计公司可以按模块根据性价比匕选择所需工艺制程(包括第三方芯片)，在研发上也可以减少重复支出，从而实现更好的成本控制和更快的上市时间(Timetomarket)。 重点推荐芯原股份，目前公司采用Chiplet技术的PC处理器项目与大客户协同研发的进展顺利，我们认为这有望在1-2年内为公司带来收入增速提升与盈利能力改善。 同时使用先进制程和相对成熟制程叠加更小的单颗裸晶面积，Chiplet有望提高系统良率，龙头芯片设计厂商有望受益。异质集成允许在一部分功能模块使用成熟制程，而只在与性能高度相关的部分使用先进制程，从而降低整体成本。 且在同一工艺、同一良率下，芯片面积的减小可提高单片晶圆的良率。 图：Chiplet同时承担功能拆分和异构集成的作用MEMORy7mmCore7mmCoreMEMORv10CacheDieCacheDie异构集成4-Cores4-Cores32-Core32MBCache32MBCache14rmCPU7mmCore10Die7mmCoreMemoryCacheDieCacheDie4-Cores4-Cores32MBCache32MBCache7nm单制程7nm+14nm多种制程芯片坏点X区资料来源：AMD，中金公司研究部Chiplet对于凸块技术有较高要求，可生产高密度凸块的相关设备厂商有望受益。 采用先进制程的芯片对于封装的影响核心在于芯片I/O触点大幅增加(将近2万个)，而有限的芯片面积使得I/O触点之间的间距(Bumppitch)变小。 因此，在使用先进制程芯片并采用Chiplet技术进行芯片并联、存储器堆叠的过程中，需要使用更精细的凸块工艺。 通常来说，bump间距在60μm以上可使用传统的回流焊工艺，20-60μm可采用TCB(热压焊)、20μm以下需使用HybridBond(混合焊)技术。 图：高密度互连封装技术的代表厂家混合键合：无bump>>10000XPERI嵌入式硅桥SAMSUNGintel3003D堆叠内存芯片：smintelTSW，nicro-bumpsSUMicronTezaronSKWnlx2.5DinterposersUMCMicronGLOBALFOUNDRIESintelSAMSUNG&BPILSKhynixIODensity(mmr2)tsma15UHDFO日月光临网mkorSAMSUNGGJCET30020010050<510Pitch(μm)回流焊凸块工艺：Bumping的制造过程与前道晶圆制造步骤相似，涉及光刻、薄膜沉积、溅镀等工艺，但工艺特征尺寸较小，相对晶圆制造来说较为简单，(各行业纪要进群加微信：based9527)其加上Bumping在产业链中的位置介于前道晶圆制造和后道封装测试之间，因而被称作“中道”制造。目前国内大多数前道设备厂商可以供应中道设备并已进入头部封测厂商供应商名单并已形成批量出货，如上海微电子(未上市)、中微公司(688012.SH)、北方华创(002371.SZ)、芯源微(688037.SH)、盛美上海等。图：传统凸块工艺流程光刻胶PIUBM硅片硅片硅片硅片晶圆PI膜涂敷UBM溅射/蒸镀光刻胶+光刻锡鎳铜硅片硅片硅片硅片回流焊清除多余UBM去除光刻胶植入Bump资料来源：华进半导体官网，中金公司研究部从对应制程角度看，TCB工艺主要对应10nm-3nmI艺，3nm及以下工艺对应HybridBond工艺。当前ASMPT在TCB工艺上已实现批量出货并且占据领先地位，在HybridBond工艺中BESI、ASMPT均有技术储备。图：ASMPT所具备的工艺ASMPTLimitedTotalInterconnectSolutionsforAPandHeterogenousIntegrationUniqueAPPortfolioAddressableMarketCAGR11%，US$2.7Billion(2026)Jradsideantenne金宝RFTranscelverintedCircuitedBog2ndLevelFilm1stLevelDepositionInterconnectInterconnect(FineL/Sinterconnectdepositionon(Dietoorganicsubstrate，wafer，panel(SiPcomponentmountingtoPCBandorganicsubstrate，glasscarrierororwafercarrierinterconnect)DietoWafer)glasssubstrate)PanelLevelECDChip-to-SubstrateTCB〇UniversalandFungiblePrintingToolsMarketChip-to-WaferTCBoPlacementToolsForHDSiPPackageOMid-EndFlipChipLeaderoMini/MicroLEDMassTransferDieBondoPanelLevelFanOutPickandPlace〇SiliconPhotonicsDieBondONextGenPanelLevelECD。Chip-to-WaferHybridBondingoNextGenHighAccuracyPrintingToolsNew0.NextGenWaferLevelECD〇Chip-to-WaferUltra-FinePitchTCBoNextGenHighSpeedPlacementToolsInnovationsONextGenWaferPVDoHighPrecisionWaferLevelFanOutforChip-to-WaferPickandPlace。Multi-ChipSiPModuleBondingAdvancedPackaging：1stLevelnterconnectTCBandHybridBondingTechnologyRoadmapsPresentSignificantOpportunitiesIn2021，10nmto4nm>90%*ofBy2025，3nmandbelow~25%*oftotaladvancednodeswafertabcapacitytotaladvancednodeswaferfabcapacityAdvancedWaferNodes10nmNanometerEra3nm20A(or2nm)AngstromEra18A(or1.8nm)Chip-to-WaferTCB(newlylaunched)Chip-to-WaferHybridBonding(NewRevolutionaryInnovation)(Won>US$100millionorderin1H2022)Chip-to-WaferUltra-FinePitchTCB(NewEvolutionaryInnovation)Chip-to-Substrate(DominantInstalledBase)AdvancedPackaging：1stLevelInterconnectOverviewofTCBandHybridBondingMarketReadinessChip-to-SubstrateChip-to-WaferChip-to-WaferTCBTCBHybridBondingReadinessMatureHighGrowthEarlyAdoptionWaferFabEcosystemRelativeCosttoMediumMediumHighFlipChipMassReflowFrontEndCleanroomFacilitiesCustomerBack-EndAssemblyFacilitiesMid-EndAssemblyFacilitiesConsiderationsOtherFront-EndToolsRequired(ieCMP，Clean，Plasma，Metrology，Annealing)ManufacturingHVMTransitioningtoHVMQualificationtoLVMReadinessCapacityandTechnologyBuyforHVMCustomerCapacityBuyforHVM(Chip-to-WaferTCB)FrontierTechnologyBuyBuyingPatternsNewGenTechnologyBuy(AtLearningCurv