3D NAND 技术发展
- SK 海力士 321 层 V9 NAND: 相比上一代 238 层技术，每片晶圆存储容量提升 44%，主要通过增加堆叠层数实现。每片晶圆可提供 30 TB 以上的存储容量。
- 三星钼互连技术: 通过使用钼（Mo）替代钨（W）作为字线金属，三星提升了现有 V9 产品的性能。钼降低了接触电阻（降低 40%），提升了读取时间（提升 30%以上），并降低了寿命测试中的失效率（降低 94%）。三星采用 MoN 衬垫技术，避免了直接沉积钼带来的氧化问题。
- SK 海力士多站点单元/每单元 5 比特 3D NAND: SK 海力士展示了每单元 5 比特的 NAND 架构，通过将通道分割成两个半圆柱形“站点”，有效提升存储密度。该技术需要更复杂的制造工艺，目前尚不具备成本效益。
下一代互连技术
- 三星钌互连: 随着工艺节点缩小至 10 nm 以下，铜互连面临“尺寸效应”瓶颈。三星通过钌原子层沉积（ALD）引入晶粒取向工程，显著降低了电子散射，提升了互连性能。
- IMEC 16nm 钌金属: IMEC 计划在 A14 到 A10 节点过渡到钌互连，并在 A7 节点引入 16 nm 间距。16 nm 间距对通孔关键尺寸（CD）和间距提出了极高要求，需要完全自对准通孔技术来保证可靠性。
二维材料
- 二维材料在逻辑器件中的应用: 二维过渡金属二硫族化合物（TMDs）因其更大的带隙和更高的有效质量，成为抑制短沟道器件漏电的潜在方案。
- 制造挑战: 二维材料的制造面临诸多挑战，包括晶圆级集成路径、接触电阻、极性对称性、层数控制和缺陷损伤等。
- TMD FET 研究进展: 目前 TMD FET 研究主要集中在 n 型器件，p 型器件性能仍落后于 n 型器件，主要受限于费米能级钉扎和界面效应。
- CFET 与 TMD: TMDs 在全环绕栅（GAA）纳米片晶体管中具有应用潜力，但仍需解决阈值控制和掺杂等技术问题。
CFET 技术发展
- 台积电 CFET 进展: 台积电公布了 CFET 技术商业化供应和量产的目标时间表，并展示了栅极间距小于 48 nm 的 CFET 环形振荡器电路和 SRAM 单元。
- CFET 技术优势: CFET 通过堆叠 NMOS 和 PMOS 晶体管，有效提升晶体管面积密度，并采用背面信号和电源传输。
- IMEC 单片集成 CFET: IMEC 展示了一种新型键合衬底流程，用于单片 CFET 工艺，并实现了基于 Si(110)pMOS 和 (100)nMOS 的 CFET 集成。
- CFET 技术路线图: IMEC 预计 CFET 将在 2030 年代的 A7 或 A5 节点取代 GAA，并提出了 A7 到 A3 节点的 CFET 技术发展路线图。
