全球半导体：ASML高NA EUV成本深度分析，目标价上调至2300欧元

阿斯麦：高NA EUV成本深度解析 - 随着光刻强度提升，将PT推至2300欧元 由于DRAM的光刻成本较低，HNA EUV预计将首先在DRAM领域得到应用，而非逻辑领域。投资者普遍担忧HNA过于昂贵（正如台积电所言），且短期内不会得到采用。然而，鲜有讨论的是DRAM与逻辑之间巨大的差异：DRAM晶圆尺寸远小于逻辑，因此仅需1张掩模，而逻辑由于晶圆尺寸较大（需要拼接），大多需要2张掩模。掩模更换会降低通量23%（135WpH vs. 175WpH），但用于DRAM的HNA光刻成本更低，也更容易获得 justification（证明其合理性）。因此，我们相信DRAM将在2027年采用1D HNA技术，这比逻辑领域更早，届时将需要LNA EUV双图形技术。 +852 2918 5704david.dai@bernsteinsg.com戴维·戴 (CFA) +852 2123 2645mark.li@bernsteinsg.com李马克 +1 213 559 5917stacy.rasgon@bernsteinsg.com斯塔西·A·拉斯冈，博士 采用HNA的逻辑方案也指日可待。HNA曝光的高成本主要与其光刻胶套件（tool）的可用率低（约80-85%）有关，而LNA的可用率接近95%。然而，HNA的光刻胶套件可用率正在快速提升，预计到2030年将达到约95%。即使使用两副掩模，wPh（未提供全称，推测为wafer productivity或类似概念）预计也将从135提升至175。目前，HNA曝光的逻辑光刻设备成本约为LNA的3倍，但到2030年，这一差距将缩小至约2倍。考虑到其他成本和双图形化（double patterning）的复杂性，逻辑工艺迁移至HNA是合理的。我们预计英特尔将在2028年率先采用HNA，而台积电则可能较慢，但仍有可能在2030年采用。 +44 20 7762 1857carmine.milano@bernsteinsg.com卡米内·米兰诺，CFA +81 3 6777 6980juho.hwang@bernsteinsg.com黄 Juho +852 2123 2683jack.lin@bernsteinsg.com林杰克 从2025年的24%上升到2028年的26%，光刻强度持续提升。当HNA取代LNA进行多重图形曝光时，双重图形曝光的其他成本（如蚀刻、沉积、清洗等）将大幅降低。因此，预计随着HNA的应用，光刻强度将上升，正如LNA EUV取代DUV（ArFi）多重图形曝光时光刻强度所经历的增长一样。我们预测，由于EUV层数的增加以及1d采用HNA，DRAM光刻强度将从1z年的约20%上升到1d年的约30%。而逻辑电路光刻强度在N2和A14年稳定在约32%，主要由于HNA应用有限，但预计A10年的光刻强度将上升。主要由DRAM驱动，我们预测光刻强度将从2025年的24%上升到2028年的26%，并预计ASML将获得市场份额。 在先进逻辑和DRAM产能方面，我们基于AI驱动的空前扩张，大幅上调了ASML的营收预测。我们将2027年的EUV（含HNA）出货量预测上调至91台（原为86台），2028年上调至113台（原为87台），并预计ASML将扩大EUV产能。除了通过提升产能利用率支持的平均售价（ASP）扩张外，我们还有此预测。因此，我们现在预计EUV业务将以30%的复合年均增长率（CAGR）增长，到2030年将达到427亿欧元，较市场预期高出30%以上。我们还上调了DUV的预估，尤其是在十年末，现在预计DUV业务到2030年的营收将达到200亿欧元，较2026年的130亿欧元大幅增长。 首选，资本支出周期提振了光刻机需求，光刻强度增加。更高的营收和运营杠杆也支撑了更强的盈利能力，我们2028年的每股收益67欧元比市场预期高35%。我们也不认为资本支出将达到峰值，预计阿斯麦到2030年的营收将达到800亿欧元（年复合增长率20%），每股收益将达到97欧元（年复合增长率31%）。目前阿斯麦的估值相对于同行处于低谷。鉴于资本支出周期明显加速以及同行估值上涨，我们将目标市盈率从35倍上调至40倍（高于均值一个标准差），将目标价上调至2300欧元。 伯恩斯坦行情表 价格目标变更 / 粗体显示的预估变更 投资影响 我们看好ASML，目标价€2,300；看好台积电，目标价USD 430；看好英特尔，目标价USD 100；看好三星，目标价KRW 440,000；看好SK海力士，目标价KR 3,300,000；看好美光，目标价USD 1,300。 细节 我们可在本处下载 ASML 模型及行业模型（ASML.NA / ASML Holding NV；EUV 模型；DUV 模型）。 我们ASML长期投资逻辑中的一项担忧是高NA（HNA）技术的采用延迟，尤其是台积电（TSMC）（ASML - 高NA EUV采用延迟？）。投资者经常问为什么HNA技术尚未被采用，如果台积电不想采用它，是否意味着光刻与其他工艺（如蚀刻和沉积）相比放缓。本报告分析了HNA成本与低NA（LNA）EUV的成本对比，并得出结论：HNA技术可能会首先被存储芯片采用，然后是逻辑芯片，这将推动光刻技术的应用强度增加。我们重申对ASML的看涨观点，并将目标价上调至2300欧元。 华纳光电 EUV 大幅简化了流程，并将取代 LNA EUV 成为最前沿的光刻设备。 • HNA EUV光刻机已展现出约8纳米的分辨率，而LNA EUV的分辨率约为13纳米，这一进步得益于从0.33数值孔径（NA）光学系统升级到0.55 NA光学系统。在光刻领域，分辨率大致与波长除以数值孔径成正比，因此，在将EUV波长保持恒定在13.5纳米的同时，将NA提高了约67%，阿斯麦（ASML）就能够刻印显著更小的特征尺寸。 • 该分辨率收缩意味着理论图案化密度大约提高了2.8-2.9倍。简单的直观理解是面积缩放：如果可打印半节距从约13纳米提高到约8纳米，密度提升约为2.8倍，即特征尺寸减小了约1.7倍，相比之下为0.33 NA EUV。关键变化是投影光学孔径的增大，从NA 0.33变为NA 0.55。更高的NA以更宽的角度收集和投影光线，从而提高小节距处的图像清晰度和对比度。ASML还强调，HNA提供了更高的成像对比度，这有助于提高局部CD均匀性，减少变化性，并可能降低所需的曝光剂量（图1）。 • 不仅线宽更小，图形也更简单。在非常紧密的间距下，LNA EUV越来越需要双图形或三图形技术：多掩模、多次光刻蚀循环以及额外的切割/过孔步骤。HNA可以将其中一些关键层转换回单次曝光，从而减少掩模数量、工艺复杂度、边缘放置误差累积、周期时间以及缺陷机会。 HNA敞口成本目前较高，但随着可用性的提高，预计将显著下降。我们估计，在95%的可用性下，HNA敞口的成本将下降23%。 • 当前工具可用性较低：现阶段，HNA工具的可用性较低，这是新型光刻设备普遍存在的问题。虽然HNA已按预期成熟曲线发展，预计到2025年可用性可达约80%，但这仍显著低于LNA，后者已接近95%的可用性。ASML早在2014年就开始了HNA的研发，并在2023年系统集成后，在HNA实验室成功曝光了首批良质晶圆。截至2025年9月，EXE系统已曝光超过50万片晶圆，为可靠性学习和HVM（高-volume manufacturing，大规模量产）准备提供了远超以往的数据集。 • 提升可见性下的可用性：阿斯麦透露，2025年HNA的可用性首次达到80%以上，而机队可用性正逐步成熟，目标是在2026年达到90%。较低可用性的主要来源仍然是计划外的停机，特别是持续时间超过12小时的事件，而计划停机也部分由监控、配置更新和平台学习驱动。阿斯麦的成熟曲线显示，在可比阶段，EXE的可用性相对于LNA/NXE表现良好，目标是在未来3-4年内达到约95%（图2）（图3）。 • 每次曝光成本下降：凭借更高的设备利用率，我们预计从2025年至2030年，用于HNA曝光的光刻设备成本将下降23%。更高的设备利用率是HNA成本降低的重要杠杆，但并非唯一驱动因素。每次曝光成本也随着通量提升而改善：EXE:5200B在AA工艺上已实现175 WpH，较EXE:5000的110 WpH有所提升，而阿斯麦的路线图正朝着190 WpH以上的目标迈进（参见附图4）。 展品2：非计划停机是EXE不可用性的主要驱动因素，减少它是实现90%可用性目标的关键路径。 图1：华纳光电（HNA）的EUV系统在保持13.5纳米波长不变的情况下，将0.55NA光学系统移动至0.55NA，将演示分辨率从~13纳米提升至~8纳米。更高的光学孔径增加了图像对比度，并允许以更少的制版步骤打印更小的节距。 图4：2030E型当HNA可用性达到95%时，HNA曝光的设备成本降低了23%。 然而，HNA的曝光成本并非对所有人都相同。HNA EUV的通量（进而成本）会受到半场拼接的影响，这会导致更大芯片的通量降低和成本增加。 • HNA EUV的主要权衡在于视场面积。标准的LNA NXE系统采用4×/4×的缩小比例，这意味着掩模图像在晶圆上的x和y方向都缩小4倍，从而保留了传统的完整EUV曝光视场。HNA EXE采用非对称的4×/8×光学设计：一个方向缩小4倍，另一个方向缩小8倍。这有助于适配更大尺寸的0.55 NA投影光学系统，并控制掩模侧的角度，但它也使一个维度的曝光视场减半。因此，EXE打印半视场，在缩小方向上约为16.5毫米，而不是经典的~33毫米全视场高度（图5，图6）。 对于包含大量小型晶圆的产品，例如某些DRAM或更小的逻辑晶圆，这是可以处理的：扫描仪可以使用相同的掩模曝光两倍数量的半区，无需拼接单个大型晶圆。然而，对于单个大型逻辑晶圆，例如GPU晶圆，芯片可能超过一个EXE半区。在这种情况下，就需要进行拼接。拼接是指将一个大型晶圆分割到两个EXE半区曝光（掩模A和掩模B）中，并在两个曝光连接处设计一个重叠/拼接区域。然后，芯片的版图和布线会进行拼接感知设计，以便连接跨越边界的布局特征，同时控制叠合和放置误差（图7）。 图6：在HNA中，非球面光学系统在一个轴上使用4倍缩小，在另一个轴上使用8倍缩小，因此0.55-NA扫描仪仅打印晶圆的一半区域。较大的逻辑芯片必须分割到两个掩模区域。 图7：阿斯麦HNA EUV拼接工艺，采用AB掩模重叠技术，在光刻掩模极限之外重建全视场逻辑芯片，突出显示了在16.5毫米曝光边界内精确的叠加控制，以实现先进芯片制造。 我们的模拟显示，由于拼接工艺，HNA在小型晶圆上的成本要显著低于大型晶圆，尤其是在头几年。 对于更大尺寸的光刻胶片，HNA 的半区曝光需要使用两个光罩（AB）并进行晶圆拼接，这导致其有效通量低于可重复使用同一光罩的 AA 曝光。ASML 的路线图清晰地展示了这一点：当前 EXE:5200B 在 AA 模式下运行功率为 175 WpH，而在 AB 模式下为 135 WpH，功率降低了约 23%。 这导致 HNA 暴露成本差异巨大；根据我们的计算，2025 年每进行一次 HNA 暴露，光刻设备成本分别为使用 1 张掩模（AA）的 LNA 的 2.4 倍和使用 2 张掩模（AB）的 LNA 的 3.1 倍。 AA与AB之间的差距正在缩小。下一代EXE:5200C提升至190 WpH AA和160 WpH AB，将差距缩小至约16%。路线图随后指向进一步的生产力提升，EXE:5200D将达到≥195 WpH AA / ≥175 WpH AB，EXE:5400E将达到≥210 WpH AA / ≥180 WpH AB（见图8）。 这意味着HNA的刻蚀设备成本将整体降低，且大尺寸晶圆与小尺寸晶圆之间的成本差距将缩小。到2030年，随着预计的良率改善，我们预计HNA AA的成本差异将缩小至1.9倍，HNA AB将缩小至2.1倍，但HNA AA与AB之间仍存在显著差距